ID articolo: 000076417 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 12/10/2020

Perché l'IP Intel® FPGA P-Tile Avalon® mappato alla memoria per la GUI PCI Express* mostra una larghezza del bus di dati e una frequenza di clock non corretti?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Hard-IP Intel® Stratix® 10 Avalon-MM per PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nella Intel® FPGA P-Tile Avalon® IP mappato alla memoria per PCI Express* per il software Intel® Quartus® Prime Pro Edition versione 20.2, l'interfaccia grafica mostrerà una larghezza del bus di dati e una frequenza di clock non corrette.

    Soluzione

    Il Intel® FPGA P-Tile Avalon® IP mappato alla memoria per la guida utente PCI Express*, l'orologio PHY della tabella e le frequenze di clock dell'applicazione, elenca i valori corretti delle larghezze dei dati e della frequenza di clock dell'applicazione (p_app_clk) per l'IP Intel® FPGA P-Tile Avalon® mappato alla memoria per PCI Express*.

    https://www.intel.com/content/www/us/en/programmable/documentation/aib1557867923977.html#rsc1567029023459

     

    Questo problema è pianificato per essere risolto in una versione futura del software Intel® Quartus® Prime Pro Edition.

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