L'errore di innesto seguente si verifica se l'istanza di ALT2GXB Megawizard® Plug-in Manager nella progettazione compilata presenta la seguente configurazione. Il canale è un full duplex o solo di ricezione, gli interni del canale o l'interfaccia del canale sono abilitati e la frequenza di clock di input, specificata nel megawizard ALT2GXB è maggiore di 325 MHz. Questo errore non si verifica solo per una configurazione TX.
Errore del programma Quartus® II: "Il divisore GXB REFCLK non è stato aggiunto dopo il segnale "rx_cruclk[0]" perché alimenta la porta di cruclk del canale ricevitore GXB alt2gxb:alt2gxb_component| channel_rec[0].receive" che utilizza l'interfaccia del canale o la riconfigurazione interna del canale"
Per risolvere questo errore, utilizzare la seguente procedura.
1. Modificare la frequenza di clock di input (>325 MHz) nel megawizard ALT2GXB a metà del valore.
2. Crea un'istanza del codice del divisore REFCLK (mostrato di seguito) nella progettazione e collega l'output del divisore REFCLK alle porte di input del clock ALT2GXB.
Per la configurazione duplex, collegare l'output del divisore REFCLK alle porte di input del clock ALT2GXB. Se la frequenza di clock di input specificata nella schermata "Generale" del megawizard ALT2GXB è maggiore di 325 MHz, collegare l'output del divisore REFCLK alle porte "pll_inclk" e "rx_cruclk" dell'istanza ALT2GXB. Se la frequenza sopra indicata è specificata nella schermata "RECONFIG", collegare l'output del divisore REFCLK alle porte "pll_inclk_alt" e "rx_cruclk_alt".
Ad esempio, se si dispone di una configurazione full-duplex e si è specificato 390,625 MHz nella schermata "Generale" del megawizard ALT2GXB, modificare la frequenza a 195,3125 MHz e collegare l'output del divisore REFCLK alle porte pll_inclk e rx_cruclk dell'ALT2GXB.
Per un'istanza di ALT2GXB di sola ricezione, modificare la frequenza di input (>325 MHz) nel Megawizard a metà del valore e collegare l'output del divisore REFCLK alle porte rx_cruclk o rx_cruclk_alt in base alle impostazioni della frequenza di clock di riferimento di input nella schermata "Generale" o "Riconfigura" nel Megawizard.
Di seguito è riportato un esempio di codice del divisore REFCLK in Verilog e VHDL.
codice verilog ------ per la divisione clock---------
modulo my_refclk_div(in, out);
input in;
uscita uscita;
stratixiigx_hssi_refclk_divider my_refclk_divider (
.inclk(in),
.clkout(out));
defparam my_refclk_divider.enable_divider = "true";
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
endmodule
-----End
--Codice VHDL per la divisione clock----
LIBRERIA ieee;
UTILIZZARE ieee.std_logic_1164.all;
ENTITÀ my_refclk_divider IS
PORTA
(
inclk: in std_logic;
outclk: fuori std_logic
);
fine my_refclk_divider;
clock_div di architettura di my_refclk_divider è
componente stratixiigx_hssi_refclk_divider IS
GENERICO (
enable_divider: STRING := "true";
divider_number: INTEGER := 0; -- 0 o 1 per la numerazione logica
refclk_coupling_termination: STRING := "normal_100_ohm_termination"
);
PORTA (
inclk: in STD_LOGIC;
clkout : out STD_LOGIC);
stratixiigx_hssi_refclk_divider del componente END;
Iniziare
clk_divider: stratixiigx_hssi_refclk_divider
mappa porta
(
inclk => inclk,
clkout => outclk
);
architettura finale;
