A causa di un problema nell'eSRAM Intel® FPGA IP nel software Intel Quartus® Prime Pro versioni 19.3 e precedenti, se il progetto utilizza due eSRAM, verrà visualizzato questo messaggio di avviso dopo l'analisi e la sintesi:
Avviso(16817): verilog HDL warning at iopll.v(30): sovrascrivendo la definizione precedente del modulo iopll
Se i due eSRAM hanno gli stessi parametri PLL(frequenza di clock di riferimento PLL e frequenza di clock desiderata PLL),il messaggio di avviso può essere ignorato.
Se i due eSRAM hanno parametri PLL diversi, dopo la compilazione saranno impostati sulle stesse frequenze PLL prese da uno dei parametri IP eSRAM. Fare riferimento al report Quartus Fitter > Plan Stage > PLL Usage Summary per osservare le frequenze I/O PLL eSRAM implementate.
Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro Edition versione 20.1.
