Nei dispositivi Stratix® II e Stratix II GX, ogni PLL veloce può guidare fino a 25 canali di ricevitori altlvds quando si utilizza DPA. Ogni PLL veloce al centro può guidare fino a 25 canali riceventi altlvd in ciascuna banca adiacente per un totale di fino a 50 canali. Il requisito è che tutti i canali riceventi DPA siano entro 25 righe LAB l'una dall'altra per banca. Non tutti i dispositivi possono supportare 25 canali DPA guidati da un PLL veloce al centro, dipende dal layout del particolare dispositivo utilizzato.
Si potrebbe trovare un caso in cui si sa che il dispositivo può supportare un determinato numero di canali DPA, tuttavia il software Quartus® II potrebbe causare un errore durante il processo di compilazione che afferma di aver superato il numero di ricevitori DPA disponibili nel dispositivo. Ad esempio, il dispositivo EP2SGX130GF1508 ha 48 canali che possono essere guidati da uno dei PLL veloci al centro. (Una volta che un PLL center fast viene utilizzato per guidare i ricevitori in entrambe le banche, l'altro PLL center fast non può essere utilizzato per guidare i ricevitori). Se si imposta il numero di canali nel altlvds_rx MegaWizard® su 48, è possibile che si verifichi un errore di compilazione a causa del modo in cui il software Quartus II posiziona i pin se non sono assegnate posizioni dei pin.
Ci sono due tipi di pin di clock di input dedicati sui banchi laterali Stratix II e Stratix II GX, uno è rigorosamente un input di clock dedicato in grado di guidare i PLL. L'altro tipo è un pin a doppio scopo: può essere utilizzato come pin di input di clock dedicato per i PLL o può essere utilizzato come ricevitore SERDES. Se il connettore Quartus II posiziona il clock di input PLL su uno dei pin a due scopi, si perderà uno dei canali del ricevitore e si riceverà un errore di non adattamento.
Per evitare questo errore, è possibile eseguire un'assegnazione del pin al pin dell'orologio per posizionarlo sul pin di input dedicato che non ha i circuiti SERDES. Ciò ti consentirà di avere il numero massimo possibile di canali riceventi DPA disponibili per la tua progettazione.
Di seguito sono descritti i pin di clock dedicati disponibili nelle banche I/O 1 e 2 nei dispositivi Stratix II e Stratix II GX:
CLK0p, CLK2p: pin di clock di input dedicati con ricevitori SERDES.
CLK1p, CLK3p: Pin di clock di input dedicati senza ricevitori SERDES.
Di seguito sono descritti i pin di clock dedicati disponibili nelle banche di I/O 5 e 6 nei dispositivi Stratix II:
CLK8p, CLK10p: pin di clock di input dedicati con ricevitori SERDES.
CLK9p, CLK11p: Pin di clock di input dedicati senza ricevitori SERDES.
Tutti i pin FPLL[10..7]CLKp non hanno ricevitori SERDES, questi sono i pin di ingresso di clock dedicati per i PLL veloci ad angolo (non disponibili in tutti i dispositivi).
Si prega di notare che il differenziale sulla terminazione del chip è supportato solo sui pin di ingresso di clock dedicati a due scopi che hanno anche ricevitori SERDES. I pin di clock di input dedicati che non hanno ricevitori SERDES non supportano il differenziale sulla terminazione del chip, sono necessari resistori esterni.
