Si potrebbe riscontrare una latenza del ricevitore eccessiva quando si utilizzano i dispositivi a bassa latenza o PHY nativo, modalità PCS Basic 10G su Stratix® V GX o dispositivi Arria® V GZ nelle seguenti condizioni:
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Bit Slip è selezionato come modalità di allineamento di Word
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I rapporti di cambio sono configurati per 66:40, 64:32 o 50:40
Per le configurazioni PHY del ricetrasmettitore sopra, la latenza loopback di andata e ritorno può aumentare di 1-23 cicli di clock paralleli aggiuntivi se la porta rx_bitslip viene attivata più di FPGA larghezza dell'interfaccia fabric -1 volte.
Per risolvere questo problema, non è necessario attivare la porta rx_bitslip più di FPGA larghezza dell'interfaccia fabric -1 volte per le configurazioni PHY del ricetrasmettitore sopra.
Altera consiglia di separare gli impulsi rx_bitslip di almeno 20 cicli di clock paralleli per tenere conto della latenza della pipeline PCS ricetrasmettitore.
Una soluzione alternativa consiste nell'utilizzare la funzione rx_clkslip sulla PHY nativa.
