Perché è necessario eseguire l'aggiornamento Intel® FPGA IP IOPLL nell'esempio di progettazione Intel® Stratix® 10 E-Tile Triple-Speed Ethernet Intel® FPGA IP?

A causa di un problema nel software Intel® Quartus® Prime Pro Edition versione 21.2, è possibile che il Intel® FPGA IP IOPLL non venga aggiornato correttamente nell'Ethernet a tripla velocità Intel® FPGA IP MAC Ethernet 10/100/1000Mb (Fifoless) con IEEE1588v2 e PCS 2XTBI con esempio di progettazione ricetrasmettitore GXB E-Tile.

Senza eseguire l'aggiornamento Intel® FPGA IP IOPLL, durante la compilazione della progettazione di esempio verranno visualizzati i seguenti errori:

Errore(18185): la progettazione contiene componenti IP che devono essere rigenerati. Per rigenerare l'IP, utilizzare la finestra di dialogo Upgrade IP Components ,disponibile nel menu Project nel software Quartus Prime

Errore(18186): è necessario aggiornare il componente IP istanziato nel file ip/alt_tse_iopll_todsampling_clk.ip alla versione più recente del componente IP.

Errore(18186): è necessario aggiornare il componente IP istanziato nel file ip/alt_core_iopll_upstream.ip alla versione più recente del componente IP.

Errore(18186): è necessario aggiornare il componente IP istanziato nel file ip/alt_core_iopll_tse_rx_clk.ip alla versione più recente del componente IP.

Errore(18186): è necessario aggiornare il componente IP di cui è stata creata un'istanza nel file ip/alt_core_iopll_tse_clk.ip alla versione più recente del componente IP.

Per risolvere questo problema nella Intel® Quartus® Prime Pro Edition Software versione 21.2, seguire la procedura seguente.

1. Eseguire l'aggiornamento IP e rigenerare i componenti Intel® FPGA IP IOPLL.
2. Aperto Le script di simulazione per il simulatore di tua scelta:
   • Modelsim* -/example_testbench/setup_scripts/common/modelsim_files.tcl
   • VCS* - /example_testbench/setup_scripts/common/vcs_files.tcl
   • VCSmx* - /example_testbench/setup_scripts/common/vcsmx_files.tcl
   • Xcelium* - /example_testbench/setup_scripts/common/xcelium_files.tcl
3. Modifica Le quattro nomi di file di progettazione IOPLL Intel® FPGA IP nello script di simulazione da abbinare ai nomi dei file di progettazione dei componenti IOPLL rigenerati Intel® FPGA IP. Esempi di IOPLL Intel® FPGA IP i nomi dei file di progettazione con suffisso di stringa casuale che devono essere aggiornati.
   • alt_core_iopll_tse_clk_altera_iopll_1931_oppet4q.vo1
   • alt_core_iopll_tse_rx_clk_altera_iopll_1931_t57sz6i.vo1
   • alt_core_iopll_upstream_altera_iopll_1931_4pedkla.vo1
   • alt_tse_iopll_todsampling_clk_altera_iopll_1931_7vfkdfa.vo1
4. Salvare i file.

Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro Edition versione 21.3.