ID articolo: 000075530 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 18/12/2018

Perché Intel® Reed Solomon ad alta velocità FPGA IP Core genera un set errato di simboli di controllo per i miei dati?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Codificatore/decodificatore di Reed-Solomon ad alta velocità IP FPGA Intel® IP-RSCODEC-HS
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema con la generazione di sorgente RTL dell'Intel® Reed Solomon ad alta velocità FPGA IP Core, se il parametro "Iper-ottimizzazione" è impostato su "Alto" l'IP genererà un set errato di simboli di controllo per il payload dei dati in ingresso.
     

    Soluzione

    Per risolvere questo problema, impostare il parametro "Hyper-optimization" su "Low".

    Questo problema è la pianificazione da risolvere in una versione futura del core IP Intel® Reed Solomon ad alta velocità FPGA.

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