ID articolo: 000075503 Tipo di contenuto: Documentazione e informazioni sui prodotti Ultima recensione: 07/02/2014

Come si devono posizionare i mem_cq QDR II/QDR II+ e i pin mem_cq_n nei dispositivi Arria® V GX/GT/ST/SX?

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • Controller SRAM QDR II e QDR II+ con IP FPGA Intel® UniPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Dal file di pinout del dispositivo, è disponibile solo una posizione del pin sia per i pin mem_cq che per i pin mem_cq_n .

    Soluzione

    Per questi dispositivi Arria® V, gli strobi complementari non sono supportati, quindi verrà utilizzato solo uno dei pin mem_cq o mem_cq_n a seconda dell'impostazione di latenza di lettura.

    Prodotti correlati

    Questo articolo si applica a 10 prodotti

    FPGA Cyclone® V GX
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Cyclone® V SX

    Assistenza

    Contattate il supporto

    Disclaimer

    1

    Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.