ID articolo: 000075406 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 31/10/2017

Perché vedo porte di output ridondanti lvds_clk e caricate quando si utilizza IP IOPLL per la modalità PLL esterna LVDS?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • PLL
  • IP FPGA Intel® IOPLL
  • IP FPGA Intel® LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema nella Intel® Quartus® Prime Software versione 17.1, la generazione dell'IP IOPLL per la modalità PLL LVDS esterna comporta due porte di output lvds_clk e loaden.

    Se l'opzione Attiva LVDS_CLK/LOADEN0 è attivata, RTL include erroneamente cinque porte di output.

     

     

    Soluzione

    Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro/Standard Edition versione 19.3.

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