ID articolo: 000075401 Tipo di contenuto: Messaggi di errore Ultima recensione: 19/09/2017

Errore(19300): la primitiva DSP WYSIWYG "dafloater_i|s10fpdsp_block_0|sp_mult" ha l'impostazione del clock "adder_input_clock" che non è impostata su "nessuno".

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema con il Stratix® 10 IP DSP Native Floating Point in Quartus® software Prime Pro versione 17.1 Stratix 10 ES Edition, è possibile osservare l'errore di cui sopra durante la compilazione se si utilizza la modalità di moltiplicazione.

    Soluzione

    Eseguire le seguenti modifiche nel file _altera_s10fpdsp_block_160_mdhrmmi.sv:

    Da

    .adder_input_clock("0") //(riga 28)

    A

    .adder_input_clock("NONE")

     

    Questo problema è risolto a partire dal software di rilascio Quartus Prime Pro v17.1.

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    FPGA e FPGA SoC Intel® Stratix® 10

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