ID articolo: 000075373 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 20/12/2017

Perché la simulazione del Stratix 10 JESD204B IP Example Design non riesce quando si utilizza ModelSim SE versione 10.5c?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA IP JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    La simulazione del design di esempio Intel® Stratix® 10 JESD204B generato in Intel® Quartus® software Prime versione 17.1.1 o precedente potrebbe fallire quando si simula una risoluzione di 1ps usng ModelSim SE versione 10.5c.

    Soluzione

    Per risolvere questo problema, rimuovere la risoluzione 1ps dalla riga di comando vsim rimuovendo "-t ps" dal comando vsim nel file modelsim do msim_setup.tcl.

    Prodotti correlati

    Questo articolo si applica a 1 prodotti

    FPGA e FPGA SoC Intel® Stratix® 10

    Assistenza

    Contattate il supporto

    Disclaimer

    1

    Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.