ID articolo: 000075245 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 10/02/2014

Perché la simulazione cadence* NCSIM* Arria® V PCIe* non riesce a rimanere bloccata in L0 e in timeout?

Ambiente

  • Intel® Quartus® II (in abbonamento)
  • IP FPGA Intel® Arria® V hard-IP per PCI Express*
  • IP FPGA Intel® Arria® V GZ Hard IP per PCI Express*
  • IP FPGA Intel® Arria® V hard-IP per PCI Express* Avalon-MM
  • IP FPGA Intel® Arria® V GZ Hard IP per PCI Express* Avalon-MM
  • DMA Avalon-MM serie V per PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    A causa di un problema durante la simulazione del Arria® V Hard IP per PCI* Express* utilizzando Cadence* NCSim* in Quartus® II versione 13.0SP1, i modelli di simulazione devono essere aggiornati.

    Soluzione

    I file aggiornati possono essere trovati su NewArriaVModelFiles.zip e sostituire i file esistenti nella posizione:

    versione \quartus\eda\sim_lib\cadenza

    Questo problema è stato risolto a partire da Quartus® II versione 14.0.

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