Perché il mio design Stratix IV GX o Stratix IV GT configurato in modalità Basic (PMA-Direct) non soddisfa la tempistica anche se i PLL sinistro/destro sono implemented.as consigliati nel manuale Stratix IV, stratix_iv_gx_ki, stratix_iv_gt_ki

La sezione "Left/Right PLL Requirement in Basic (PMA Direct) Mode" del capitolo "Stratix IV Clocking" nel volume 2 del manuale Stratix IV, specifica che è necessario utilizzare la   PLL sinistra/destra per soddisfare la tempistica tra il tessuto FPGA e l'interfaccia PMA del trasmettitore per configurazioni di base (PMA-Direct) al di sopra di alcune velocità di dati. Questi PLL sinistro/destro devono essere posizionati sullo stesso lato del dispositivo per soddisfare i tempi.

Il software Quartus® II versione 9.0 potrebbe inserire erroneamente questi PLL sinistro/destro dall'altra parte del dispositivo.

Per garantire che il software Quartus II posizioni i PLL sinistro/destro sullo stesso lato, utilizzare una delle seguenti due opzioni:

• Specificare il PLL sinistro/destro in base all'assegnazione della posizione

1. Trovare il clock di output PLL nell'editor delle assegnazioni.
1. Aprire l'editor di assegnazioni facendo clic su Editor assegnazioni dal menu Assegnazioni
2. Fare clic su PLL nella finestra categoria
3. Fare doppio clic sul campo vuoto nella colonna A e fare clic sulla freccia sul lato destro per selezionare Node Finder. 
4. Individuare e selezionare il clock di uscita PLL per la specifica istanza ALTPLL.
5. Fare clic su OK per chiudere il Node Finder. Il nome del segnale di clock di uscita PLL è ora popolato nella colonna A.
2. Assegnare un particolare numero PLL fisico al clock di output PLL facendo doppio clic nella colonna Posizione e selezionando un PLL specifico.   È necessario selezionare un PLL sullo stesso lato del dispositivo dei canali del ricetrasmettitore.   Ad esempio, selezionare un PLL sul lato destro (ad esempio , PLL_R4), se i canali del ricetrasmettitore associati sono GXBR0, GXBR1, GXBR2 o GXBR3. 

• Specificare il PLL sinistro/destro per assegnazione "edge"

1. Trovare il clock di output PLL sinistro/destro nell'editor di assegnazioni.
1. Aprire Editor di assegnazioni facendo clic su Editor di assegnazioni dal menu Assegnazioni.
2. Fare clic su Edge nella finestra categoria
3. Fare doppio clic sul campo vuoto nella colonna A e fare clic sulla freccia sul lato destro per selezionare Node Finder.
4. Individuare e selezionare il clock di uscita PLL per la propria particolare istanza ALTPLL
5. Fare clic su OK per chiudere il Finder dei nodi.   Il nome del segnale di clock di uscita PLL deve ora essere popolato nella colonna To.
2. Assegnare un edge particolare al clock di output PLL facendo doppio clic sulla colonna Posizione e selezionando un edge specifico.   Selezionare l'opzione EDGE_LEFT, se i canali del ricetrasmettitore associato si trovano sul lato sinistro del dispositivo o selezionare l'opzione EDGE_RIGHT, se i canali del ricetrasmettitore associato si trovano sul lato destro del dispositivo.

Per la verifica, è possibile individuare e confermare la posizione fisica delle istanze ALTPLL utilizzando Quartus II Chip Planner, al termine del processo di installazione.