Quando si implementano protocolli di incollaggio del ricetrasmettitore x4, come XAUI o PCIe x4, sono disponibili alcune linee guida per i vincoli di posizione dei pin del ricetrasmettitore che devono essere seguite.
L'esempio seguente presuppone un Stratix® II GX EP2SGX130GF1508, ma la stessa regola si applica a tutti i dispositivi all'interno della famiglia Stratix II GX.
L'ordinazione della corsia fisica dei singoli ricetrasmettitori in ciascuna banca è numeata come segue:
Bank Lane Rx Tx
Bank 13 Lane 1 GXB_Rx1 GXB_Tx1
Bank 13 Lane 0 GXB_Rx0 GXB_Tx0
Bank 13 Lane 2 GXB_Rx2 GXB_Tx2
Bank 13 Lane 3 GXB_Rx3 GXB_Tx3
Bank 14 Lane 1 GXB_Rx5 GXB_Tx5
Bank 14 Lane 0 GXB_Rx4 GXB_Tx4
Bank 14 Lane 2 GXB_Rx6 GXB_Tx6
Bank 14 Lane 3 GXB_Rx7 GXB_Tx7
E così via per le banche 15, 16 e 17.
Per consentire al software Quartus® II di adattarsi a un protocollo x4 legato, i nomi dei segnali del ricetrasmettitore ad alta velocità devono essere mappati al numero di canale del ricetrasmettitore fisico relativo all'interno di un blocco di ricetrasmettitore, come mostrato di seguito.
Bank Lane Rx Tx
Bank 13 Lane 1 RxDatain(1) (GXB_Rx1) TxDataout(1) (GXB_Tx1)
Bank 13 Lane 0 RxDatain(0) (GXB_Rx0) TxDataout(0) (GXB_Tx0)
Bank 13 Lane 2 RxDatain(2) (GXB_Rx2) TxDataout(2) (GXB_Tx2)
Bank 13 Lane 3 RxDatain(3) (GXB_Rx3) TxDataout(3) (GXB_Tx3)
O se si utilizzava la banca 14
Bank Lane Rx Tx
Bank 14 Lane 1 RxDatain(1) (GXB_Rx5) TxDataout(1) (GXB_Tx5)
Bank 14 Lane 0 RxDatain(0) (GXB_Rx4) TxDataout(0) (GXB_Tx4)
Bank 14 Lane 2 RxDatain(2) (GXB_Rx6) TxDataout(2) (GXB_Tx6)
Bank 14 Lane 3 RxDatain(3) (GXB_Rx7) TxDataout(3) (GXB_Tx7)
E così via per le banche 15, 16 e 17.
Il mancato rispetto di queste linee guida potrebbe comportare un'interfaccia non adatta o non funzionale.
