ID articolo: 000074884 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 21/11/2017

I pin GPIO possono essere posizionati sulla banca di I/O 1B quando il blocco ADC è abilitato per il dispositivo Max 10?

Contesto

  • Intel® Quartus® II (in abbonamento)
  • IP FPGA Intel® core ADC duale modulare
  • IP FPGA Intel® core ADC modulare
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Sì, i pin GPIO possono essere posizionati presso la banca di I/O 1B se non si riceve il messaggio di avviso critico(16248) per il dispositivo Max® 10. Il software Quartus® Prime utilizza regole basate sulla fisica per definire il numero di I/O consentiti in I/O bank 1B in base alla potenza dell'I/O. Queste regole si basano sul calcolo del rumore per analizzare accuratamente l'impatto del posizionamento I/O sulle prestazioni ADC. Il messaggio di avviso critico(16248) genererà quando il rumore generato dal pin GPIO supera la soglia di rumore.

    Le regole basate sulla fisica sono disponibili per i seguenti dispositivi a partire da queste versioni del software Quartus® Prime:

    • Dal software Quartus® Prime v14.1: Max® 10 10M04, 10M08, 10M40 e 10M50.

    • Dal software Quartus® Prime v15.0.1: Max® 10 10M02, 10M16 e 10M25.

     

    Prima dell'implementazione delle regole basate sulla fisica, il software Quartus® Prime utilizzava le regole geometriche che significavano che I/O bank 1B non può essere utilizzato come pin GPIO quando il blocco ADC è abilitato.

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    FPGA Intel® MAX® 10

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