ID articolo: 000074802 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 20/06/2018

Aggiornamento della descrizione del pin nPERSTL0 in Cyclone® linee guida per la connessione a pin 10 GX per l'HARD IP PCIe*

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • IP FPGA Intel® per ASMI Parallel
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Versione attuale: 2017.11.06

    Descrizione: Collegare questo pin come definito nel software Intel® Quartus® Prime. Questo pin è alimentato da fornitura da 1,8 V e deve essere guidato da standard di I/O compatibili da 1,8 V. Collegare il pin PCIe* nPERST a un traduttore di livello per spostare la tensione da 3,3 V LVTTL a 1,8 V per interfacciarsi con questo pin.

    Linee guida aggiornate:

    Descrizione: Quando il pin PCIe* nPERTL0 non viene utilizzato per scopi di configurazione, l'utente ha la possibilità di selezionare lo standard di I/O compatibile con 1,2 V/ 1,5 V/ 1,8 V. Tuttavia, l'utente deve spostare la tensione LVTTL da 3,3 V dal pin PCIe* nPERST al livello di tensione standard Cyclone® 10 GX nPERST I/O. Assicurati di rispettare la restrizione VCCPGM a VCCIO quando si utilizzano pin di configurazione dual purpose durante la configurazione. Ad esempio, se il VCCPGM è 1,8V, il VCCIO deve essere 1,8V in base al PCG quando vengono utilizzati pin di configurazione a doppio scopo.

    Soluzione

    Le informazioni sono programmate per essere aggiornate nelle Linee guida per la connessione dei pin nella versione futura del documento.

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    Questo articolo si applica a 1 prodotti

    FPGA Intel® Cyclone® 10 GX

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