I quattro pin PCI® Express nPERST* dedicati presenti sui dispositivi Stratix® V devono essere utilizzati durante l'implementazione dell'Hard IP (HIP) per PCI Express.
Per PCIe HIP viene utilizzato un solo pin nPERST. I dispositivi Stratix V hanno sempre elencati tutti e quattro i pin, anche se il dispositivo di destinazione ha solo 1 o 2 IP PCIe. Questi pin sono elencati di seguito.
nPERSTL0 = PCIe HIP e CvP in basso a sinistra
nPERSTL1 = PCIe HIP in alto a sinistra (se disponibile)
nPERSTR0 = PCIe HIP in basso a destra (se disponibile)
nPERSTR1 = PCIe HIP in alto a destra (se disponibile)
Per la massima compatibilità, si consiglia di utilizzare sempre il PCIe HP in basso a sinistra, poiché questa è l'unica posizione che supporta CvP (Configurazione tramite protocollo - Sul collegamento PCIe).
Ad esempio: quando si utilizza la posizione PCIe HIP in basso a sinistra, è sufficiente collegare nPERST dallo slot PCIe direttamente a nPERSTL0 sul dispositivo, il che equivale a segnalare pcie_rstn sull'istanza IP.
I pin nPERST dedicati possono essere guidati da 3,3 V indipendentemente dal livello di tensione VCCIO della banca senza un traduttore di livello, purché il segnale di ingresso soddisfi le specifiche LVTTL VIH/VIL e purché soddisfi le specifiche di overshoot per il funzionamento al 100%, come definito nel capitolo "Dc and Switching Characteristics for Stratix V Devices. " del manuale Stratix V.
