Descrizione
Il ritardo di routing dello scanclk dall'array logico al PLL può essere maggiore del ritardo di routing di scandata dall'array logico al PLL. Pertanto, è necessario proteggere il progetto da un tempo di attesa positivo. L'clock dei dati di scansione dal bordo di caduta dello scanclk proteggerà da un tempo di attesa positivo, offrendo un tempo di configurazione di mezzo ciclo e un tempo di attesa di mezzo ciclo. L'analizzatore di temporizzazione Quartus® II non rileva l'inversione dello scanclk quando viene alimentato da altpll_reconfig.
Per evitare che l'analizzatore di temporizzazione Quartus II riporti violazioni del tempo di attesa con la megafunzione altpll_reconfig, effettuare un'impostazione di clock invertita sul registro di scansione alimentato da scanclk.
Per ulteriori informazioni sulla creazione di impostazioni di clock, consultare il capitolo TimeQuest Timing Analyzer (PDF) o il capitolo Classic Timing Analyzer (PDF) nel volume 3 del manuale Quartus II.
