Per ridurre al minimo il jitter di clock di output, il pin di clock di input di riferimento all'ALTMEMPHY PLL non deve essere instradato attraverso il core utilizzando reti di clock globali o regionali.
Il segnale di clock di ingresso di riferimento alla PLL deve essere guidato dal pin di ingresso del clock dedicato situato adiacente alla PLL o dal segnale di uscita del clock dalla PLL adiacente.
I ritardi di input e output vengono compensati completamente solo quando i pin di input del clock dedicati associati a tale PLL specifico vengono utilizzati come fonte di clock.
Se l'origine dell'orologio per il PLL non è un pin di clock dedicato per tale PLL specifico, il jitter viene aumentato, il margine di temporizzazione ne risente e la progettazione potrebbe richiedere un clock globale o regionale aggiuntivo.
Pertanto, il pin di clock di input PLL dedicato è fortemente elogiato per la fonte di clock per ALTMEMPHY PLL.
Se il clock di riferimento è in cascata da un altro PLL, tale PLL a monte deve essere configurato in modalità Senza compensazione e Bassa larghezza di banda.
