ID articolo: 000074445 Tipo di contenuto: Messaggi di errore Ultima recensione: 07/06/2019

Errore (15065): porta di input clock inclk[0] di PLL <pll instance="" name=""> deve essere guidato da un pin di ingresso non invertito o da un altro PLL, facoltativamente tramite un blocco di controllo dell'orologio</pll>

Ambiente

  • Intel® Quartus® Prime Lite Edition
  • Intel® Quartus® Prime Standard Edition
  • IP FPGA Intel® per oscillatore interno
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Questo errore può essere visualizzato in Intel® Quartus® Software Prime Standard Edition quando l'input di clock di riferimento di un loop phase-locked (PLL) è collegato all'output dell'IP dell'oscillatore interno nei dispositivi Intel MAX® 10.

    Soluzione

    Per evitare questo errore, non è necessario alimentare l'input di clock di riferimento di un ciclo di blocco di fase (PLL) con l'output dell'IP dell'oscillatore interno .

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