ID articolo: 000074378 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 21/10/2019

Perché si riscontra una latenza di lettura non corretta durante la simulazione dell'IP Intel® Stratix® 10 FPGA eSRAM?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    Quando si simula l'eSRAM Intel® Stratix® 10 IP FPGA, potrebbe verificarsi una latenza di lettura non corretta perché l'IP crea un'istanza di un blocco CPA del modello gate per la simulazione, il che può causare una violazione della sospensione nell'interfaccia PHY.

    Soluzione

     

    Per risolvere questo aspetto nella simulazione, eseguire le seguenti operazioni.

    1. Aprire IP_generated_dir/esram_<>/sim/<>_esram_191_<>.sv

    2. Cerca il defparam fourteennm_cpa_component.pa_sim_mode = "long";

    3. Passare a defparam fourteennm_cpa_component.pa_sim_mode = "short";

     

    Questo problema è risolto a partire dal software Intel® Quartus® Prime Pro Edition versione 20.1.

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