ID articolo: 000074223 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 01/05/2013

Latenza additiva non supportata per controller HPS hard memory nei dispositivi SoC Arria V e Cyclone V

Ambiente

  • Intel® Quartus® II (in abbonamento)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema critico

    Descrizione

    Questo problema riguarda i prodotti DDR2, DDR3 e LPDDR2.

    La latenza additiva non è supportata per il targeting delle interfacce il controller di memoria hard HPS nei dispositivi HPS SoC Arria V o Cyclone V.

    Soluzione

    Non esiste una soluzione per questo problema.

    Questo problema verrà risolto in una versione futura.

    Prodotti correlati

    Questo articolo si applica a 2 prodotti

    FPGA e FPGA SoC Cyclone® V
    FPGA e FPGA SoC Arria® V

    Assistenza

    Contattate il supporto

    Disclaimer

    1

    Tutti i post e l'utilizzo dei contenuti su questo sito sono soggetti ai Termini di utilizzo Intel.com.

    Il contenuto di questa pagina è il risultato della combinazione tra la traduzione umana e quella automatica del contenuto originale in lingua inglese. Questo contenuto è fornito soltanto a titolo di informazione generale e non ha pretese di completezza o accuratezza. In presenza di contraddizioni tra la versione in lingua inglese di questa pagina e la sua traduzione, fa fede la versione inglese. Visualizza la versione in lingua inglese di questa pagina.