ID articolo: 000074184 Tipo di contenuto: Risoluzione dei problemi Ultima recensione: 05/11/2013

Perché l'interfaccia del controller UniPHY DDR2 è efficiente solo del 50% per i comandi di lettura o scrittura back-to-back?

Ambiente

  • Intel® Quartus® II (in abbonamento)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrizione

    I core High Performance Controller II (HPCII) utilizzati dai core DDR2 UniPHY e ALTMEMPHY eseguono nuovamente i comandi di lettura/scrittura su ogni altro ciclo di clock del controller ( afi_clk ).

    Se la lunghezza di burst è impostata su 4 per un controller a mezza velocità, il controller utilizzerà solo il 50% della massima efficienza sul bus. Si tratta di un comportamento previsto del controller di mezza frequenza per la lunghezza di burst di 4 implementazioni.

    Soluzione

    Esistono due soluzioni alternative:

    1. Utilizzare un controller HPCII a velocità completa quando si imposta la lunghezza di burst su 4.
    2. Utilizzare un controller HPCII a mezza velocità quando si imposta la lunghezza di burst su 8.

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