A causa della mancanza di vincoli JTAG appropriati, potrebbe essere visualizzato l'errore "Impossibile ottenere le impostazioni per il canale TX/RX/LINK|* " nell'Intel® Transceiver Toolkit durante il caricamento di un progetto che ha canali su più riquadri. A causa del posizionamento della logica soft PHY nativa, i problemi sono più comunemente osservati quando si hanno più istanze PHY native su diversi riquadri.
La soluzione consiste nel vincolare il clock di riconfigurazione alimentato alla porta di riconfigurazione del PHY nativo. Verificare che "altera_reserved_tck" e l'orologio collegato alla porta di clock di riconfigurazione "rcfg_clk" del PHY nativo siano stati vincolati correttamente e passino i tempi all'interno di TimeQuest. Questo clock viene utilizzato per la logica Altera Debug Mater Endpoint (ADME), utilizzata da Transceiver Toolkit per accedere allo spazio CSR del ricetrasmettitore. Verrà automaticamente limitato per conto dell'utente,purchéoo, purché nella progettazione sia presente almeno un altro clock dichiarato tramite il comando SDC "create_clock". Per verificare che JTAG sia stato automaticamente limitato, cercare questo messaggio nell'output di quartus_fit:
"Aggiunta di vincoli di temporizzazione predefiniti ai segnali JTAG. Ciò contribuirà a ottenere funzionalità di base poiché tali vincoli non sono stati forniti dall'utente.
In alternativa, si potrebbe desiderare di essere più precisi e vincolare manualmente il clock JTAG. Per fare ciò, utilizzare il modello di temporizzazione SDC fornito da Quartus.
(1). Aprire il file SDC con Quartus Prime Pro Edition ( File -> Open )
(2). Fare clic con il pulsante destro sulla finestra del file SDC per visualizzare il menu a comparsa
(3). Selezionare "Inserisci templete"
(4). Selezionare "Vincolo segnale JTAG" per inserire vincoli nel file SDC.
