Panoramica sul codice condizionale erratum white paper per i processori Intel®

Documentazione

Documentazione e informazioni sui prodotti

000055650

18/11/2019

A partire dai processori Intel® Core™ di seconda generazione e dai processori Intel® Xeon® E3-1200 (in precedenza nome in codice Sandy Bridge) e in seguito famiglie di processori, la microarchitettura Intel® introduce una struttura microarchitettura denominata ICache decodificato (chiamato anche buffer di streaming o DSB) decodificato.

La decodifica ICache memorizza nella cache le istruzioni decodificate, denominate Micro-Ops (μops), che fuoriescono dalla pipeline di decodifica legacy. La volta successiva in cui il processore accede allo stesso codice, la decodifica ICache fornisce direttamente μops, velocizzando l'esecuzione del programma.

In alcuni processori Intel®, c'è un erratum (SKX102) che può verificarsi in condizioni microarchitetturali complesse che coinvolgono istruzioni di salto che si estendono su limiti di 64 byte (Cross cache Lines).  Un aggiornamento del microcodice (MCU) può impedire questa erratum.

Per ulteriori informazioni su questo erratum, tra cui come ottenere la MCU e un elenco di famiglie di processori/serie di processori, visualizzare le attenuazioni per il codice condizionale Jump erratum white paper (allegato di seguito).

Nota
  • Non tutti i nomi dei prodotti/SKU di una serie sono interessati.  Ad esempio, non sono interessate tutte le SKU dei processori Intel® Core™ serie X.  Fare riferimento alla sezione "processori interessati" del PDF allegato.
  • Se il link GitHub * non dispone delle informazioni necessarie per il sistema, contattare il produttore del sistema per l'aggiornamento più recente.

Mitigazioni per il codice condizionale Jump erratum white paper (PDF)PDF icon

Dimensioni: 362 KB
Data: 2019 novembre

Nota: I file PDF richiedono Adobe Acrobat Reader*.