Raccolta prodotti
CPLD MAX® V
Stato
Launched
Data di lancio
2010
Litografia
180 nm

Risorse

Elementi logici (LE, Logic Element)
80
Macrocelle equivalenti
64
Ritardo pin-to-pin
7.5 ns
Memoria flash utente
8 Kb
Logica convertibile in memoria

Caratteristiche

Oscillatore interno
Reset di accensione veloce (POR)
JTAG boundary-scan
ISP JTAG
Registri di input rapido
Power-up di registro programmabile
Traslatore JTAG
ISP in tempo reale
I/O MultiVolt†
1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V
Power bank I/O
2
L'output massimo consente
54
LVTTL/LVCMOS
Output LVDS emulati
Trigger di Schmitt
Slew rate programmabile
Resistori di pull-up programmabili
Pin GND programmabili
Output open-drain
Bus-hold

Specifiche del package

Opzioni package
M64, M68, E64, T100
Dimensione package
4.5mm, x 4.5mm, 5mm x 5mm, 9mm x 9mm, 16mm x 16mm

Informazioni supplementari

URL informazioni aggiuntive