Raccolta prodotti
CPLD MAX® V
Stato
Launched
Data di lancio
2010
Litografia
180 nm

Risorse

Elementi logici (LE, Logic Element)
1270
Macrocelle equivalenti
980
Ritardo pin-to-pin
6.2 ns
Memoria flash utente
8 Kb
Logica convertibile in memoria

Caratteristiche

Oscillatore interno
Reset di accensione veloce (POR)
JTAG boundary-scan
ISP JTAG
Registri di input rapido
Power-up di registro programmabile
Traslatore JTAG
ISP in tempo reale
I/O MultiVolt†
1.2 V, 1.5 V, 1.8 V, 2.5 V, 3.3 V, 5.0 V
Power bank I/O
4
L'output massimo consente
271
LVTTL/LVCMOS
Output LVDS emulati
32 bit, conformità PCI a 66 MHz
1
Trigger di Schmitt
Slew rate programmabile
Resistori di pull-up programmabili
Pin GND programmabili
Output open-drain
Bus-hold

Specifiche del package

Opzioni package
F256, F324, T144
Dimensione package
17mm x 17mm, 19mm x 19mm, 22mm x 22mm

Informazioni supplementari

URL informazioni aggiuntive