Stratix® V blocco DSP

Grazie al blocco di elaborazione del segnale digitale (DSP) a precisione variabile, l'FPGA Stratix® V, blocco per blocco, diversi punti di precisione che vanno da 9 bit x 9 bit fino alla virgola mobile a precisione singola (moltiplicazione mantissa) all'interno di un singolo blocco DSP. Questo ti libera dalle restrizioni dell'architettura FPGA, permettendoti di utilizzare la precisione ottimale in ogni fase del datapath del DSP. Potrai anche beneficiare di un aumento delle prestazioni del Sistema, di un minor consumo energetico e di vincoli di architettura ridotti. La Figura 1 mostra l'architettura del blocco DSP a precisione variabile dell'FPGA Stratix® V nella modalità di precisione a 18 bit. La Figura 2 mostra l'architettura del blocco DSP a precisione variabile dell'FPGA Stratix® V nella modalità ad alta precisione.

White paper: Abilitazione delle applicazioni DSP ad alte prestazioni con il blocco DSP a precisione variabile Stratix® V (PDF) ›

Figura 1. FPGA Stratix® V Architettura a blocchi DSP a precisione variabile, modalità di precisione a 18 bit

Figura 2. FPGA Stratix® V Architettura a blocchi DSP a precisione variabile, modalità ad alta precisione

Gamma di precisione DSP dell'FPGA Stratix® V

Tabella 1: blocchi DSP dell'FPGA Stratix® V in modalità blocco singolo

Blocco DSP a precisione variabile singola Blocchi DSP dell'FPGA Stratix® V
Tre moltiplicatori indipendenti 9x9
Due moltiplicatori in modalità somma 18x18
Due moltiplicatori in modalità somma 16x16
Asimmetrico indipendente 18x36
Alta precisione indipendente 27x27
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Tabella 2: blocchi DSP di Stratix® FPGA in modalità multiblocco

Blocchi DSP multipli a precisione variabile in modalità a catena Blocchi DSP dell'FPGA Stratix® V
Un 36x36 indipendente 2
Un 54x54 indipendente 4 (1)
18x18 moltiplicatore complesso 2
18x25 moltiplicatore complesso 3
18x36 moltiplicatore complesso 4
27x27 moltiplicatore complesso 4
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Nota:
1. Richiede una logica aggiuntiva al di fuori del blocco DSP

Bus a cascata

Tutte le modalità sono dotate di un accumulatore a 64 bit e ciascun blocco DSP a precisione variabile è dotato di un bus di cascata a 64 bit che consente l'implementazione di un'elaborazione del segnale di precisione ancora più elevata mettendo in cascata più blocchi utilizzando un bus dedicato.

L'architettura DSP a precisione variabile mantiene la compatibilità con le versioni precedenti. Può supportare in modo efficiente le applicazioni DSP a 18 bit esistenti, come l'elaborazione video ad alta definizione, la conversione digitale verso l'alto o verso il basso e il filtraggio multi-rate.

Applicazioni per gli FPGA Stratix® V

  • Applicazioni di elaborazione video
  • Applicazioni wireless
  • Applicazioni mediche
  • Applicazioni per test e misurazioni
  • Applicazioni per radar militari