FPGA della serie Stratix® Caratteristiche di basso consumo energetico

Man mano che le tecnologie di processo diventano sempre più piccole, la gestione della potenza e del calore diventano sempre più importanti, specialmente in un FPGA ad alte prestazioni e ad alta densità. Per ridurre il consumo di energia nelle nuove generazioni di FPGA della serie Stratix®, Intel® FPGA ha sviluppato diverse nuove tecnologie. Le principali tecnologie di riduzione del consumo energetico (presenti negli FPGA Stratix® III e nelle famiglie successive) sono:

Tecnologia di alimentazione programmabile

I recenti FPGA della serie Stratix® sono caratterizzati dalla Tecnologia di accensione programmabile, per ridurre al minimo la potenza e fornire le massime prestazioni dove necessario. La figura 1 mostra come funziona la tecnologia di accensione programmabile a livello di blocco: logica, memoria o elaborazione del segnale digitale (DSP).

Figura 1. Tessuto FPGA standard vs. tessuto FPGA serie Stratix con tecnologia di accensione programmabile

  • Negli FPGA standard, tutti i blocchi logici sono progettati per funzionare a una sola velocità, la più alta possibile (come raffigurato dai blocchi gialli), con il risultato di un consumo energetico eccessivamente elevato.
  • In un progetto FPGA, pochissimi percorsi (in media solo il 20%) sono critici dal punto di vista dei tempi. Usando la tecnologia di accensione programmabile, tutti i blocchi logici nell'array, eccetto quelli designati come critici per i tempi, sono impostati in modalità a basso consumo (come raffigurato dai blocchi blu). Con solo i pochi blocchi logici che sono critici per i tempi impostati sulla modalità ad alta velocità, la tecnologia di accensione programmabile permette agli FPGA della serie Stratix® di fornire la potenza più bassa e le prestazioni più elevate.

Per qualsiasi progetto, il software Quartus® II determina lo slack disponibile in ogni percorso del circuito per impostare automaticamente i transistor (all'interno dei blocchi) sulla modalità appropriata - alte prestazioni o bassa potenza - regolando la tensione di bias posteriore del transistor. Questo rende il transistor più difficile da accendere, minimizzando così le correnti di perdita sottosoglia e la potenza statica indesiderata. La figura 2, a livello molto elevato, mostra come il software Quartus® II controlla i transistor per passare dalla modalità ad alte prestazioni a quella a basso consumo.

Figura 2. Il software Quartus® II minimizza la potenza e massimizza le prestazioni

Ad esempio, ecco come il Software Intel® Quartus® II imposta un transistor NMOS nel core di un FPGA della serie Stratix®:

  • Modalità a basso consumo: il software Quartus® II riduce la tensione di bias posteriore (rendendola più negativa), il che rende il transistor più difficile da accendere. Questo si traduce in meno transistor con perdite e risparmio di energia nella maggior parte dei percorsi di progettazione
  • Modalità ad alte prestazioni: Il software Quartus® II aumenta la tensione di back bias (rendendola meno negativa), che rende più facile l'accensione del transistor nei pochi percorsi critici per la tempistica per aiutare a soddisfare i vincoli di tempo specificati del progetto e fornire le massime prestazioni

DDR3 e terminazione dinamica su chip (OCT)

Grazie al livellamento lettura/scrittura, le ultime generazioni di FPGA della serie Stratix® si interfacciano facilmente alle memorie DDR3 che operano a 1,5 V, riducendo così la potenza statica del 30% rispetto alle memorie DDR2 a 1,8 V.

Inoltre, l'OCT dinamico riduce ulteriormente la potenza statica su una tipica DIMM a 72 bit (72 pin DQ e 18 DQS) accendendo e spegnendo dinamicamente la terminazione in serie (RS) e quella parallela (RT) durante il trasferimento dei dati (vedi Figura 3). Per esempio, combinando gli effetti della riduzione di tensione DDR3 e del DOCT, un FPGA Stratix® IV, su una tipica DIMM a 72 bit, abbassa la potenza statica OCT parallela del 65% a 1.067 Mbps rispetto a un FPGA standard.

Figura 3. OCT dinamica per l'interfaccia di memoria

  • Durante il ciclo di scrittura, la RS è attivata e la RT viene spenta per far corrispondere l'impedenza della linea.
  • Durante il ciclo di lettura, RS è spenta e RT è accesa in quanto l'FPGA della serie Stratix® implementa la terminazione far-end del bus

Per ulteriori informazioni sul DDR3 e l'OCT dinamica, consultare White paper sulla gestione della potenza a 40 nm e i suoi vantaggi (PDF).

Tecnologie di processo e circuito

Gli FPGA della serie Stratix® III e successivi utilizzano le più recenti tecniche di processo e di circuito insieme a importanti innovazioni di circuito e di architettura per ridurre al minimo la potenza e fornire comunque le prestazioni più elevate di qualsiasi FPGA. Alcune delle tecnologie impiegate includono transistor multisoglia, transistor a lunghezza di gate variabile, dielettrico low-k, ossido di gate triplo (TGO), ossido di gate supersottile e silicio teso. Per ulteriori informazioni su queste tecnologie di processo e circuito, consultare White paper sulla gestione della potenza a 40 nm e i suoi vantaggi (PDF).

Strumento di analisi e ottimizzazione dell'alimentazione PowerPlay

Lo strumento di analisi e ottimizzazione dell'alimentazione del software Quartus® II aiuta a mantenere il consumo totale di energia dei tuoi progetti al minimo. Intel® FPGA ha iniziato a offrire capacità avanzate di ottimizzazione della potenza nel software Quartus® II nel 2005, che ha immediatamente permesso una riduzione media del 25% della potenza dinamica nei progetti dei nostri clienti.

Da allora, lo strumento di analisi e ottimizzazione della potenza PowerPlay è stato migliorato con l'aggiunta di un processo decisionale intelligente nella sintesi, nel posizionamento e nel routing. Oggi, insieme alla tecnologia di accensione programmabile nel silicio della serie Stratix, la capacità di minimizzare il consumo di energia dell'ottimizzazione dell'alimentazione PowerPlay è la migliore che sia mai stata. Per saperne di più, visita la pagina web Ottimizzazione energetica per FPGA Stratix® III.