Connettività I/O degli FPGA della serie Stratix®

Gli FPGA della serie Stratix® ad alte prestazioni e ad alta densità supportano una varietà di standard I/O differenziali e single-ended e si interfacciano facilmente con backplane, processori host, bus e dispositivi di memoria. La tabella 1 mostra gli standard supportati per ciascuna delle famiglie della serie Stratix®.

Tabella 1: standard I/O supportati dalle famiglie FPGA della serie Stratix®

Standard I/O

Stratix® IV (1)
(E, GX e GT)

Stratix® III (2)
(E e L)

Stratix® II (3)
(inclusi GX)

Stratix® (4)
(inclusi GX)

Differenziale

LVDS

1,6 Gbps

1,6 Gbps

1,040 Gbps

840 Mbps

LVPECL

350 MHz

350 MHz

1,040 Gbps

840 Mbps

HSTL differenziale

400 Mhz

400 Mhz

300 MHz

200 MHz

SSTL differenziale

400 MHz

400 MHz

333 MHz

200 MHz

I/O single-ended

LVTTL

167 MHz

167 MHz

300 MHz

250 MHz

LVCMOS

167 MHz

167 MHz

300 MHz

250 MHz

SSTL-2
Classe I e II

250 MHz

250 MHz

200 MHz

200 MHz

SSTL-15
Classe I e II

533 MHz

533 MHz

SSTL-18
Classe I e II

400 MHz

400 MHz

333 MHz

200 MHz

1,8-V/1,5-V/1,2-V HSTL

400 MHz

400 MHz

300 MHz

250 MHz

PCI da 3,0V

66 MHz

66 MHz

66 MHz

66 MHz

PCI-X 1.0 3,0 da 3,0 V

133 MHz

133 MHz

133 MHz

133 MHz
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Note

Per maggiori dettagli, consulta:

  1. Sezione interfacce I/O del manuale Stratix® IV (PDF)
  2. Sezione interfacce I/O del manuale Stratix® III (PDF)
  3. Sezione standard I/O del manuale Stratix® II (PDF) e Stratix® II GX (PDF)
  4. Sezione standard I/O del manuale Stratix® (PDF) e Stratix® GX (PDF)

I pin I/O degli FPGA della serie Stratix® hanno le prestazioni e la flessibilità a livello di sistema necessarie per comunicare con una moltitudine di dispositivi diversi. I core di proprietà intellettuale (IP) e gli strumenti software come il Timing Analyzer, lo stimatore del rumore di commutazione simultaneo (SSN) e il pin planner sono tutti aiuti per la facilità d'uso e la rapida integrazione.

Segnalazione differenziale

Gli I/O degli FPGA della serie Stratix® supportano canali di trasmissione e ricezione LVDS ad alte prestazioni con accoppiamento DC. In alcune famiglie, ogni coppia LVDS di I/O laterali ad alta velocità ha un blocco di allineamento di fase dinamico rigido (DPA) per eliminare lo skew clock-to-channel e channel-to-channel. I pin LVDS I/O ad alta velocità degli FPGA della serie Stratix® supportano standard di interfaccia come SPI-4.2, SFI-4, SGMII, Utopia IV, 10 GbE XSBI, lo standard RapidO® e SerialLite.

Supporto I/O single-ended

La funzione I/O single-ended degli FPGA della serie Stratix® supporta:

  • Slew rate e forza di azionamento programmabili
  • Compensazione dinamica della traccia (catene di ritardo variabili per la compensazione del mismatch della traccia della scheda sui segnali di ingresso e di uscita)
  • Terminazione on-chip (OCT) seriale, parallela e dinamica

Per maggiori informazioni sugli OCT consulta Soluzioni di terminazione negli FPGA della serie Stratix®

Interfacce memoria esterna ad alta velocità

I pin I/O degli FPGA della serie Stratix® supportano gli standard di memoria esterna esistenti ed emergenti come DDR, DDR2, DDR3, QDRII, QDRII+ e RLDRAMII a frequenze fino a 400 MHz (vedi Risorse di interfaccia della memoria esterna per gli FPGA della serie Stratix®). Un datapath autocalibrante sfrutta la nuova struttura I/O, regolandosi dinamicamente per fornire sempre la massima frequenza di funzionamento affidabile attraverso il processo, la tensione e la temperatura.

La funzione delle interfacce di memoria esterna degli FPGA della serie Stratix® supporta:

    Opzioni di ingresso e uscita SDR e half data rate (HDR - metà della frequenza e il doppio della larghezza dei dati di SDR)

    Blocchi HDR con allineamento e sincronizzazione

    Funzionalità di de-skew, livellamento lettura/scrittura e attraversamento del dominio del clock

Consulta la pagina Memoria esterna della serie Stratix® per i dettagli sulle memorie supportate e sul data-rate.

Integrità del segnale

I banchi I/O degli FPGA della serie Stratix® offrono integrità del segnale, basso SSN e una qualità superiore attraverso molti miglioramenti a livello di chip e di pacchetto. Per maggiori dettagli consulta le pagine web Integrità del segnale - Centro di supporto.