FPGA e SoC FPGA Intel® Stratix® 10

FPGA e SoC FPGA Intel® Stratix® 10 offrono vantaggi innovativi in termini di prestazioni, efficienza energetica e integrazione del sistema. Dotati dell'innovativa Architettura FPGA Intel® Hyperflex™ e creati combinando la tecnologia brevettata integrata del Multi-Die Interconnect Bridge (EMIB), la Advanced Interface Bus Advanced (AIB) e un crescente portfolio di chiplet, i dispositivi Intel® Stratix® 10 forniscono un incremento fino a 2 volte superiore rispetto agli FPGA ad alte prestazioni della generazione precedente.¹

Vedi anche: Software di progettazione FPGA, Design Store, Download, Comunità e Supporto

Architettura FPGA Intel® Hyperflex™

Per affrontare le sfide rappresentate dai sistemi di nuova generazione, gli FPGA e i SoC Intel® Stratix® 10 dispongono della nuova Architettura FPGA Intel® Hyperflex™ che offre prestazioni di frequenza di clock 2 volte superiori e una potenza fino al 70% inferiore rispetto agli FPGA di fascia alta della generazione precedente.²

Vantaggi

Sfrutta le prestazioni della frequenza di clock del core 2X per ottenere progressi nel throughput

Utilizza le frequenze di clock più veloci per ridurre le larghezze di bus e ridurre la dimensione della proprietà intellettuale (IP), liberando risorse FPGA aggiuntive per aggiungere maggiori funzionalità.

Utilizza dimensioni IP ridotte - rese possibili dall'architettura FPGA Intel® Hyperflex™ - per consolidare i progetti che prevedono più dispositivi in un singolo dispositivo, riducendo così la potenza fino al 70% rispetto ai dispositivi della generazione precedente.

Aumenta la prestazione con meno congestione del routing e meno iterazioni nella progettazione utilizzando gli strumenti di progettazione Hyper-Aware.

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L'architettura FPGA Intel® Hyperflex™ introduce ulteriori registri bypassabili in tutto il throughout del fabric FPGA. Questi registri aggiuntivi, chiamati Hyper-Register, sono disponibili in ogni segmento di routing di interconnessione e negli input di tutti i blocchi funzionali. Gli Hyper-Registers consentono tre tecniche di progettazione chiave per ottenere un aumento delle prestazioni del core 2 volte superiori:

Hyper-Retiming a grana fine per eliminare i processi critici.
Hyper-Pipelining a latenza zero per eliminare i ritardi di routing.
Hyper-Optimization flessibile per ottenere le migliori prestazioni.

Quando usi queste tecniche nel tuo progetto, gli strumenti di progettazione Hyper-Aware utilizzano automaticamente gli Hyper-Register per ottenere la massima frequenza di clock del core.

Architettura FPGA Intel® Hyperflex™ nei dispositivi Intel® Stratix® 10

Scopri come le innovazioni dell'Architettura FPGA Intel® Hyperflex™ aiutano i progettisti a raggiungere i propri obiettivi di rendimento

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Scopri come le innovazioni del software di progettazione dell'Architettura FPGA Intel® Hyperflex™ riducono le iterazioni del progetto e aumentano la produttività del progettista in modo da velocizzare il time to market.

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Ottimizza i progetti con l'architettura FPGA Intel® Hyperflex™

L'architettura FPGA Intel® Hyperflex™ consente tre tecniche di progettazione chiave per ottenere prestazioni 2 volte superiori: Hyper-Retiming, Hyper-Pipelining e l'Hyper-Optimization Leggi il manuale per la progettazione ad alta prestazione del dispositivo Intel® Stratix® 10 per imparare a mettere insieme queste tecniche di ottimizzazione per ottenere le più alte frequenze di clock nei dispositivi Intel® Stratix® 10.

Scarica il manuale per la progettazione ad alta prestazione di Intel® Stratix® 10 ›

Inizia oggi stesso a progettare utilizzando l'Architettura FPGA Intel® Hyperflex™

Architettura FPGA Intel® Hyperflex™ sfrutta il flusso di progettazione Hyper-Aware. Questo flusso integra l'innovativa funzione Fast Forward Compile che permette ai progettisti di eseguire una rapida esplorazione delle prestazioni di progettazione e di raggiungere livelli di prestazioni rivoluzionari.

Oggi è disponibile la funzione Fast Forward Compile, puoi così iniziare a progettare con Architettura FPGA Intel® Hyperflex™ sui dispositivi Intel® Stratix® 10. Contatta il tuo referente commerciale per ricevere la licenza.

Contatta il tuo referente commerciale locale per valutare la funzione Fast Forward Compile.

Guarda il video dimostrativo relativo alla funzione Fast Forward Compile

Guarda questo video dimostrativo relativo alla funzione Fast Forward Compile per i progetti su dispostivi Intel® Stratix® 10 Questo video mostra come il tool Fast Forward Compile offre capacità innovative di esplorazione delle prestazioni e implementa le tre ottimizzazioni di progettazione chiave per l'Architettura FPGA Intel® Hyperflex™ compresa

Come ovviare le restrizioni di retiming per abilitare Hyper-Retiming.
Come ottimizzare i progetti per implementare l'Hyper-Pipelining.
Come identificare e superare i colli di bottiglia delle prestazioni per l'Hyper-Optimization.

Cerca la formazione relativa Architettura FPGA Intel® Hyperflex™

Intel offre corsi di formazione con docente e corsi di formazione online sulle tecniche di ottimizzazione della progettazione che consentono di sfruttare al massimo le prestazioni del tuo progetto utilizzando Architettura FPGA Intel® Hyperflex™.

Integrazione System-in-Package 3d di tipo eterogeneo

Gli FPGA e i SoC Intel® Stratix® 10 sfruttano la tecnologia system-in-package (SiP) 3D eterogenea per integrare, in un unico pacchetto, un core fabric FPGA monolitico con schede ricetrasmittenti 3D SiP e altri componenti avanzati.

Leggi il white paper (PDF) relativo alle piattaforme di nuova generazione che utilizzano la tecnologia del system-in-package 3D di Intel ›

Soluzioni scalabili e flessibili

L'integrazione SiP 3D eterogenea offre un percorso scalabile e flessibile in grado di fornire diverse soluzioni del prodotto capaci di unire funzionalità e/o nodi di processo in modo efficace all'interno di un singolo pacchetto.

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Combinare funzionalità e nodi di processo

L'integrazione SiP 3d eterogenea consente una serie d'importanti vantaggi a livello di sistema, tra cui:

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Per saperne di più sull'integrazione SiP 3D eterogenea

Scarica questo white paper per saperne di più su come gli FPGA Intel® Stratix® 10 e i SoC sfruttano l'integrazione SiP 3D eterogena per offrire prestazioni, potenza e fattore di forma innovativi fornendo al contempo maggiore scalabilità e flessibilità. In aggiunta, scopri come la tecnologia Intel EMIB fornisce una soluzione migliore per l'integrazione multi-die.

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Tecnologia di packaging Intel® EMIB per dispositivi Intel® Stratix® 10

La tecnologia brevettata di Intel Embedded Die Interconnect Bridge (EMIB) offre un'efficace integrazione in-package dei componenti critici del sistema, come ad esempio quelli analogici, di memoria, ASIC, CPU e così via. La tecnologia EMIB fornisce un flusso di produzione più semplice, rispetto ad altre tecnologie di integrazione in-package. In aggiunta, l'EMIB rimuove la necessità di utilizzare un interposter di silicio e chip passante (TSV) consentendo una soluzione in grado di offrire prestazioni più elevate, meno complessità e un'integrità di segnale e potenza superiore. EMIB utilizza un piccolo chip di silicio integrato nel substrato per fornire un'interconnessione ad altissima densità tra i die. L'assemblaggio standard mediante la tecnica del flip chip collega l'alimentazione e i segnali dell'utente dal chip alle sfere del pacchetto. Questo tipo di approccio riduce al minimo l'interferenza del rumore di transizione del core e del crosstalk in modo da fornire un'integrità maggiore del segnale e della potenza.

Per maggiori dettagli sull'implementazione specifica di questa tecnologia sulla prossima famiglia di dispositivi Intel® Stratix® 10, consulta la sezione ricetrasmettitori.

Ricetrasmettitori

Con l'introduzione di innovativi ricetrasmettitori system-in-package (SiP) eterogenei 3D, gli FPGA Intel® Stratix® 10 e i SoC FPGA rappresentano una nuova era della tecnologia del ricetrasmettitore. Le schede del ricetrasmettitore sono associate a un fabric core monolitico programmabile che utilizza l'integrazione system-in-package al fine di soddisfare le sempre più crescenti richieste di larghezza di banda del sistema praticamente in tutti i segmenti di mercato. Le schede del ricetrasmettitore consentono il più elevato numero di canali di ricetrasmissione FPGA senza rinunciare alla facilità d'uso.

Caratteristiche	Varianti della scheda del ricetrasmettitore
	L-Tile (17.4G) PCIe* Gen3x16	H-Tile (28,3G) PCIe* Gen3x16	E-Tile (30G/58G) 4x100GE	P-Tile (16G) Intel® Ultra Path Interconnect (Intel® UPI) o PCIe* Gen4x16
Varianti dispositivo Intel® Stratix® 10	GX, SX	GX, SX, TX, MX	TX, MX	DX
Numero massimo di ricetrasmettitori per scheda*	24	24	24	20
Massima dati massima Chip-to-Chip (NRZ/PAM4)	17,4 Gbps/-	28,3 Gbps/-	28,9 Gbps/57,8 Gbps	16 GT/s/-
Velocità dati massima Blackplane (NRZ/PAM4)	12,5 Gbps/-	28,3 Gbps/-	28,9 Gbps/57,8 Gbps	16 GT/s/-
Perdita di inserzione alla massima velocità di trasferimento dati	fino a 18 dB	Fino a 30 dB	fino a 35 dB	Fai riferimento alle specifiche e alle informazioni relative al PCIe* Gen4 e UPI
IP rigido	PCIe* Gen 1, 2 e 3 con supporto lane x1, x4, x8, e x16 10G Fire Code FEC Hard IP	PCIe* Gen 1, 2 e 3 con lane x1, x4, x8, e x16 SR-IOV insieme a 4 funzioni fisiche e funzioni virtuali 2K 10G Fire Code FEC Hard IP	10/25/100 GbE MAC con RS-FEC e KP-FEC	Intel® Ultra Path Interconnect (Intel® UPI) PCIe* Gen 1, 2,3 e 4 con lane x1, x4, x8, e x16 SR-IOV insieme a 8 funzioni fisiche 2048 funzioni virtuali Supporto per la biforcazione delle porte per 2x8 Endpoint o rootport 4x4 Caratteristiche di bypass del Transaction Layer (TL) Configurazione tramite l'inizializzazione di protocollo (CvP) Modalità autonoma VirtIO IOV scalabile memoria virtuale condivisa
*Si prega di fare riferimento alle tabelle di prodotto del dispositivo Intel® Stratix® 10 per conoscere il numero esatto dei ricetrasmettitori disponibili una combinazione di dispositivi e pacchetti.

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Vantaggi del SiP 3d eterogeneo

I dispositivi Intel® Stratix® 10 GX e SX supportano una velocità di trasmissione dati fino a 28,3 Gbps, consentendo l'utilizzo di protocolli tradizionali.
I dispositivi Intel® Stratix® 10 TX e MX supportano una velocità di trasmissioni dati fino a 57,8 Gbps PAM4, consentendo ai protocolli tradizionali e futuri di includere il supporto PAM4.
I dispositivi Intel® Stratix® 10 DX supportano una velocità di dati PCIe* fino a 16 GT/s per lane e una velocità di dati fino a 11,2 GT/s, consentendo una connessione tradizionale e coerente per il futuro processore scalabile Intel® Xeon®.

Fino a 144 canali full-duplex
Fino a 6 unità di PCI Express* (PCIe*) Gen3 con IP rigido x16.
Fino a 4 unità di PCI Express* (PCIe*) Gen4 con IP rigido x16 (P-Tile).
Fino a 3 unità di IP rigido Intel® Ultra Path Interconnect (Intel® UPI).
Supporto IP rigido: 100GE MAC e PHY, RS-FEC.

Quattro diverse schede di ricetrasmettitore in grado di soddisfare le esigenze di protocollo attuale e futuro.
I ricetrasmettitori in modalità dual-mode permettono la commutazione tra gli schemi di modulazione PAM4 e NRZ.
Fino a 16 GB di memoria DRAM HBM2 nel pacchetto a 512 Gbps.

L'equalizzazione adattiva a tempo continuo (CTLE) e l'equalizzazione adattiva al feedback decisionale (DFE) rispondono al bisogno di applicazioni a lunga portata.
Sistema di calibrazione dell'integrità del segnale di precisione (PreSICE).
Entrambi gli strati di codifica fisica (PCS) e di collegamento del supporto fisico (PMA) con capacità di riconfigurazione dinamica.

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Interconnessione a CPU, ASIC e ASSP

Destinate ad applicazioni di accelerazione ad alte prestazioni, sempre più utilizzati nei settori dei data center, della rete, del cloud computing e nel mercato dei test e degli strumenti di misura, gli FPGA Intel® Stratix® 10 DX dispongono di blocchi di proprietà intellettuale hard e soft che supportano sia le interfacce UPI che le PCIe* di Gen4.

Un'interfaccia lineare a bassa latenza e ad alte prestazione si ottiene quando si collega l'FPGA ai processori selezionati scalabili Intel® Xeon® mediante Intel® Ultra Path Interconnect (Intel® UPI), mentre l'interfaccia non lineare sfrutta qualsiasi dispositivo idoneo PCI Express* (PCIe*) Gen4.

Caratteristiche dettagliate della soluzione di interconnessione FPGA e SoC Intel® Stratix® 10:

blocchi di proprietà intellettuale rigidi Intel® UPI rigidi nei dispositivi Intel® Stratix® 10, che supportano la Cache Agent e l'IP soft Home Agent.
blocchi di proprietà intellettuale rigidi PCI Express Gen4 x 16, caratterizzati da elementi quali le modalità a biforcazione Endpoint e Root Port, il supporto per la virtualizzazione I/O Single-Root (SR-IOV), dispositivo virtuale I/O (VIRTIO), virtualizzazione Intel® Scalable I/O (Intel® Scalable IOV) e la funzionalità di bypassare il Transaction Layer.

Interfacce di memoria esterna

I dispositivi Intel® Stratix® 10 offrono il supporto dell'interfaccia di memoria, comprese le interfacce seriali e parallele.

Interfacce di memoria parallela

I dispositivi Intel® Stratix® 10 offrono un supporto per la memoria parallela fino a 2.666 Mbps per DDR4 SDRAM e supportano un'ampia gamma di protocolli qui sotto riportati:

il controller di memoria rigida offre alte prestazioni a basso consumo compreso il supporto per:
- DDR4.
- DDR3 / DDR3L.
- LPDDR3.
Il supporto del soft controller offre flessibilità nel supportare un'ampia gamma di interfacce di memoria tra cui:
- RLDRAM 3.
- QDR II+ / QDR II + Xtreme / QDR IV.
- Seleziona la memoria persistente Intel® Optane™ DC.

Ulteriori informazioni

Pagina relativa alle soluzioni di supporto dell'interfaccia di memoria esterna

Secure Device Manager

La famiglia del dispositivo Intel® Stratix® 10 presenta un nuovo Secure Device Manager disponibile per tutte le densità e le versioni della famiglia del dispositivo. Fungendo da centro di comando centrale per tutti gli FPGA, il Secure Device Manager gestisce le operazioni chiave come al configurazione, la sicurezza del dispositivo, le risposte SEU (single event upset) e la gestione dell'alimentazione. Il Secure Device Manager crea un sistema di gestione unificato e sicuro per l'intero dispositivo, compreso il fabric FPGA, il sistema di processore rigido (HPS) nel SoC, i blocchi IP rigidi integrati e i blocchi I/O.

Leggi la guida di sicurezza per l'utente riferito al dispositivo Intel® Stratix®

Principali servizi forniti dall'SDM

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I vantaggi principali del Secure Device Manager

Grazie a un processore dedicato che gestisce la configurazione, gli utenti dell'FPGA Intel® Stratix® 10 possono controllare l'ordine di configurazione della sequenza logica del core nell'FPGA o nel SoC. Puoi anche scegliere di fare avviare prima il progetto FPGA o l'applicazione del processore e decidere se il primo sistema gestisce il controllo della configurazione del secondo. Il Secure Device Manager permette una maggiore flessibilità e un controllo di configurazione selezionato dall'utente rispetto agli FPGA e SoC della generazione precedente.

Puoi controllare le risposte dell'FPGA o del SoC al rilevamento di SEU e di manomissione, utilizzando un processore dedicato nel Secure Device Manager. I dispositivi Intel® Stratix® 10 supportano altresì la cancellazione del dispositivo con script dell'utente, dove l'azzeramento reattivo dei dati ha lo scopo di fornire una risposta di sicurezza.

I dispositivi Intel® Stratix® 10 implementano una funziona fisica non clonabile (Physically Unclonable Function - PUF) che fornisce una sicurezza avanzata per la protezione delle chiavi di crittografia bitstream.

I dispositivi Intel® Stratix® 10 integrano sensori di temperatura on-chip e un monitor della linea di tensione del dispositivo per rilevare attacchi di manomissione sull'FPGA o SoC. In aggiunta, il processore di sicurezza nel Secure Device Manager ti permette di aggiornare il processo di configurazione. Puoi scegliere un diverso ordine di configurazione o processi di crittografia aggiornati sul campo se un determinato processo di configurazione risulta essere inefficace nella lotta alle minacce.

I dispositivi Intel® Stratix® 10 supportano uno schema complesso di autenticazione e autorizzazione a chiave simmetria. Puoi utilizzare più chiavi per autenticare una sezione di bitstream e puoi utilizzare chiavi diverse per autenticare diversi bitstream o sezioni di bitstream. Puoi controllare i permessi di una chiave digitale autorizzata, così come revocare e sostituire le chiavi di firma.

I dispositivi Intel® Stratix® 10 implementano uno schema di crittografia bitstream avanzato che riduce al minimo la quantità di dati crittografati da ogni singola chiave. Puoi scegliere di criptare sezioni di bitstream con chiavi diverse o abilitare una modalità di aggiornamento delle chiavi che esegue in modo automatico la rotazione delle chiavi di crittografia all'interno di ogni sezione di bitstream.

Le funzionalità di autenticazione degli utenti e dei comandi del Secure Device Manager consentono anche una nuova serie di funzioni utili per la manutenzione sicura dei dispositivi facenti parte della famiglia Intel® Stratix® 10. Queste funzionalità includono:

Aggiornamento remoto sicuro (autenticato).
Autorizzazione sicura del recupero del contenuto (RMA) dei dispositivi senza rivelare le chiavi utente.
Debug sicuro dei progetti e del codice del processore ARM*.
Gestione sicura della chiave.

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Elaborazione digitale dei segnali (DSP)

Grazie ai dispositivi Intel® Stratix® 10, i progetti di elaborazione digitale dei segnali (DSP) possono raggiungere fino a 10 tera di operazioni in virgola mobile per secondo (TFLOPS) dello standard IEEE 754 per le operazioni in virgola mobile a singola precisione. Questo livello senza precedenti in termini di throughput computazione è reso possibile grazie a un operatore temprato in virgola mobile all'interno di ciascun blocco DSP. È stato inizialmente inserito nella famiglia dei dispositivi Intel® Arria® 10 e adesso è stato esteso per offrire un throughput decisamente maggiore negli FPGA e nei SoC Intel® Stratix® 10. Leggi il documento informativo sull'FPGA e SoC del dispositivo Intel® Stratix® 10.

Scarica la tabella delle famiglie dei prodotti (versione PDF)

Blocco DSP per dispositivo Intel® Stratix® 10

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Blocco tensore IA

Utilizzando l'FPGA Intel® Stratix® 10 NX, i progetti di accelerazione dell'IA possono raggiungere fino a 143 INT8/blocco mobile punto 15 (blocco FP16) TOPS/TFLOPS a ~ 1 TOPS/W o 286 INT4/blocco mobile punto 12 (blocco FP12) TOPS/TFLOPS a ~ 2 TOPS/W³. Questo throughput computazionale è reso possibile da un nuovo tipo di blocco di calcolo ottimizzato IA chiamato AI Tensor Block. L'architettura dell'IA Tensor Block contiene tre unità dot-product, ciascuna delle quali ha dieci moltiplicatori e dieci accumulatori, per un totale di 30 moltiplicatori e 30 accumulatori in ciascun blocco. L'artichettura dell'IA Tensor Block si adatta alle comuni moltiplicazioni matrice-matrice o vettore-matrice utilizzate in una ampia gamma di calcoli di IA, con funzionalità progettate per lavorare in modo efficiente per matrici sia di piccole che di grandi dimensioni.

IA Tensor Block FPGA Intel® Stratix® 10 NX

I moltiplicatori dell'IA Tensor Block presentano precisioni di base INT8 e INT4 e supportano i formati numerici del blocco mobile punto 16 (Blocco FP16)e del blocco mobile punto 12 (Blocco FP12) con un supporto hardware a esponente condiviso. Tutte le integrazioni o gli ampliamenti possono essere eseguiti con precisione con INT32 o IEEE754 in virgola mobile a singola precisione punto (FP32) e ulteriori IA Tensor Blocks possono essere collegati tra loro per supportare matrici più grandi.

Mitigazione SEU

I single event upset (SEU) rappresentano rari cambiamenti non intenzionali nello stato degli elementi della memoria interna causati da effetti di radiazione. Il cambiamento nei risultati dello stato è un errore soft e non comporta danni permanenti al dispositivo.

I dispositivi Intel® Stratix® 10 hanno un tasso di errore intrinsecamente basso come risultato dell'alta resistenza ai SEU fornita dal processo tri-gate a 14 nm di Intel. In aggiunta, Intel fornisce una capacità di grana fine per determinare il punto in cui si è verificato uno scostamento nel tuo progetto, in modo che tu possa progettare il sistema per ottenere la risposta adeguata.

Gli FPGA e i SoC Intel® Stratix® 10 garantiscono un'alta affidabilità e forniscono le funzionalità di mitigazione SEU.

Rilevamento avanzato dei SEU (ASD).
- Elaborazione della sensibilità.
- Tag della gerarchia
Iniezione del guasto.
- Da utilizzare per definire e migliorare i tuoi progetti.

Ulteriori informazioni

Mitigare il Single Event Upset

Guida all'utilizzo dell'IP core Intel® Advanced SEU DETECTION (INTEL_ADV_SEU_DETECTION)

Debugging dei single-event upset utilizzando il debugger a proiezione del guasto

Introduzione al single-event upset (versione PDF)

Comprendere le interruzioni funzionali del single-event nei progetti FPGA (versione PDF)

Hard Processor System

Partendo dalla leadership di Intel nei SoC, i SoC Intel® Stratix® 10 integrano un sistema di processore rigido (HPS) di nuova generazione in grado di offrire i SoC con le prestazioni più elevate e la maggiore efficienza dal punto di vista energetico. Al centro dell'HPS c'è un cluster di processori quad-core ARM* Cortex*-A53 altamente efficiente. Questo processore è ottimizzato per prestazioni ultra elevate per watt, che riduce il consumo di energia fino al 50% rispetto ai SoC FPGA della precedente generazione. In aggiunta, l'HPS include un'unità di gestione del sistema di memora, un'unità di cache di coerenza, un controller di memoria rigida e un ricco sistema di periferiche integrate.

Strumenti di sviluppo SoC Intel® Stratix® 10

La suite di sviluppo integrata Intel® SoC FPGA (SoC EDS) con ARM * Development Studio* 5 (DS-5*) supporta SoC Intel® Stratix® 10, che fornisce un debug eterogeneo, profiling e una visualizzazione whole-chip. Il SoC EDS riunisce tutte le informazioni di debug del software dalla CPU e dai domini FPGA presentandole in modo organizzato all'interno dell'interfaccia utente standard DS-5. Il toolkit offre agli utenti un livello di visualizzazione e di controllo del debug senza precedenti in grado di offre sostanziali aumenti di produttività.

Per saperne di più, visita la pagina SoC Intel® Stratix® 10.

Risorse aggiuntive

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