FPGA & Soc FPGA Intel® Stratix® 10

Gli FPGA e i SoC di Intel® Stratix® 10 offrono vantaggi innovativi in termini di prestazione, efficienza energetica, densità e integrazione di sistema. Dotati dell'innovativa Architettura FPGA Intel® Hyperflex™ e creati combinando la tecnologia brevettata integrata del Multi-Die Interconnect Bridge (EMIB), la Advanced Interface Bus Advanced (AIB) e un crescente portfolio di chiplet, i dispositivi Intel® Stratix® 10 forniscono un incremento fino a 2 volte superiore rispetto agli FPGA ad alte prestazioni della generazione precedente.1

Vedi anche: FPGA Intel® Stratix® 10 software di progettazione, design store, download, community e supporto

FPGA & Soc FPGA Intel® Stratix® 10

Architettura FPGA Intel® Hyperflex™

Per affrontare le sfide rappresentate dai sistemi di nuova generazione, gli FPGA e i SoC Intel® Stratix®10 dispongono della nuova Architettura FPGA Intel® Hyperflex™ che offre prestazioni di frequenza di clock 2 volte superiori e una potenza fino al 70% inferiore rispetto agli FPGA di fascia alta della generazione precedente.2

L'architettura FPGA Intel® Hyperflex™ introduce ulteriori registri bypassabili in tutto il throughout del fabric FPGA. Questi registri aggiuntivi, chiamati Hyper-Register, sono disponibili in ogni segmento di routing di interconnessione e negli input di tutti i blocchi funzionali. Gli Hyper-Registers consentono tre tecniche di progettazione chiave per ottenere un aumento delle prestazioni del core 2 volte superiori:

  • Hyper-Retiming a grana fine per eliminare i processi critici.
  • Hyper-Pipelining a latenza zero per eliminare i ritardi di routing.
  • Hyper-Optimization flessibile per ottenere le migliori prestazioni.

Quando usi queste tecniche nel tuo progetto, gli strumenti di progettazione Hyper-Aware utilizzano automaticamente gli Hyper-Register per ottenere la massima frequenza di clock del core.

Integrazione System-in-Package 3d di tipo eterogeneo

Combinare funzionalità e nodi di processo

L'integrazione SiP 3d eterogenea consente una serie d'importanti vantaggi a livello di sistema, tra cui:

Per saperne di più sull'integrazione SiP 3D eterogenea

Scarica questo white paper per saperne di più su come gli FPGA Intel® Stratix® 10 e i SoC sfruttano l'integrazione SiP 3D eterogena per offrire prestazioni, potenza e fattore di forma innovativi fornendo al contempo maggiore scalabilità e flessibilità. In aggiunta, scopri come la tecnologia Intel EMIB fornisce una soluzione migliore per l'integrazione multi-die.

Tecnologia di packaging Intel® EMIB per dispositivi Intel® Stratix® 10

La tecnologia brevettata di Intel Embedded Die Interconnect Bridge (EMIB) offre un'efficace integrazione in-package dei componenti critici del sistema, come ad esempio quelli analogici, di memoria, ASIC, CPU e così via. La tecnologia EMIB fornisce un flusso di produzione più semplice, rispetto ad altre tecnologie di integrazione in-package. In aggiunta, l'EMIB rimuove la necessità di utilizzare un interposter di silicio e chip passante (TSV) consentendo una soluzione in grado di offrire prestazioni più elevate, meno complessità e un'integrità di segnale e potenza superiore. EMIB utilizza un piccolo chip di silicio integrato nel substrato per fornire un'interconnessione ad altissima densità tra i die. L'assemblaggio standard mediante la tecnica del flip chip collega l'alimentazione e i segnali dell'utente dal chip alle sfere del pacchetto. Questo tipo di approccio riduce al minimo l'interferenza del rumore di transizione del core e del crosstalk in modo da fornire un'integrità maggiore del segnale e della potenza.

Per maggiori dettagli sull'implementazione specifica di questa tecnologia sulla prossima famiglia di dispositivi Intel® Stratix® 10, consulta la sezione ricetrasmettitori.

Ricetrasmettitori

Caratteristiche

Varianti della scheda del ricetrasmettitore

L-Tile (17.4G)

PCIe* Gen3x16

H-Tile (28,3G)

PCIe* Gen3x16

E-Tile (30G/58G)

4x100GE

P-Tile (16G)
Intel® Ultra Path Interconnect (Intel® UPI)

o
PCIe* Gen4x16

Varianti dispositivo Intel® Stratix® 10 GX, SX GX, SX, TX, MX TX, MX DX
Numero massimo di ricetrasmettitori per scheda* 24 24 24 20
Massima dati massima Chip-to-Chip (NRZ/PAM4) 17,4 Gbps/-­ 28,3 Gbps/- 28,9 Gbps/57,8 Gbps 16 GT/s/-
Velocità dati massima Blackplane (NRZ/PAM4) 12,5 Gbps/- 28,3 Gbps/- 28,9 Gbps/57,8 Gbps 16 GT/s/-
Perdita di inserzione alla massima velocità di trasferimento dati fino a 18 dB Fino a 30 dB fino a 35 dB Fai riferimento alle specifiche e alle informazioni relative al PCIe* Gen4 e UPI
IP rigido

PCIe* Gen 1, 2 e 3 con supporto lane x1, x4, x8, e x16

10G Fire Code FEC Hard IP

PCIe* Gen 1, 2 e 3 con lane x1, x4, x8, e x16

SR-IOV insieme a

4 funzioni fisiche e

funzioni virtuali 2K

10G Fire Code FEC Hard IP

10/25/100 GbE MAC con RS-FEC e KP-FEC Intel® Ultra Path Interconnect (Intel® UPI)
PCIe* Gen 1, 2,3 e 4 con lane x1, x4, x8, e x16
SR-IOV insieme a
8 funzioni fisiche
2048 funzioni virtuali
Supporto per la biforcazione delle porte per 2x8 Endpoint o rootport 4x4
Caratteristiche di bypass del Transaction Layer (TL)
Configurazione tramite l'inizializzazione di protocollo (CvP)
Modalità autonoma
VirtIO
IOV scalabile
memoria virtuale condivisa
*Si prega di fare riferimento alle tabelle di prodotto del dispositivo Intel® Stratix® 10 per conoscere il numero esatto dei ricetrasmettitori disponibili una combinazione di dispositivi e pacchetti.

Interconnessione a CPU, ASIC e ASSP

Destinate ad applicazioni di accelerazione ad alte prestazioni, sempre più utilizzati nei settori dei data center, della rete, del cloud computing e nel mercato dei test e degli strumenti di misura, gli FPGA Intel® Stratix® 10 DX dispongono di blocchi di proprietà intellettuale hard e soft che supportano sia le interfacce UPI che le PCIe* di Gen4.

Un'interfaccia lineare a bassa latenza e ad alte prestazione si ottiene quando si collega l'FPGA ai processori selezionati scalabili Intel® Xeon® mediante Intel® Ultra Path Interconnect (Intel® UPI), mentre l'interfaccia non lineare sfrutta qualsiasi dispositivo idoneo PCI Express* (PCIe*) Gen4.

Caratteristiche dettagliate della soluzione di interconnessione FPGA e SoC Intel® Stratix® 10:

  • blocchi di proprietà intellettuale rigidi Intel® UPI rigidi nei dispositivi Intel® Stratix® 10, che supportano la Cache Agent e l'IP soft Home Agent.
  • blocchi di proprietà intellettuale rigidi PCI Express Gen4 x 16, caratterizzati da elementi quali le modalità a biforcazione Endpoint e Root Port, il supporto per la virtualizzazione I/O Single-Root (SR-IOV), dispositivo virtuale I/O (VIRTIO), virtualizzazione Intel® Scalable I/O (Intel® Scalable IOV) e la funzionalità di bypassare il Transaction Layer.

Interfacce di memoria esterna

I dispositivi Intel® Stratix® 10 offrono il supporto dell'interfaccia di memoria, comprese le interfacce seriali e parallele.

Interfacce di memoria parallela

I dispositivi Intel® Stratix® 10 offrono un supporto per la memoria parallela fino a 2.666 Mbps per DDR4 SDRAM e supportano un'ampia gamma di protocolli qui sotto riportati:

  • il controller di memoria rigida offre alte prestazioni a basso consumo compreso il supporto per:
    • DDR4.
    • DDR3 / DDR3L.
    • LPDDR3.
  • Il supporto del soft controller offre flessibilità nel supportare un'ampia gamma di interfacce di memoria tra cui:
    • RLDRAM 3.
    • QDR II+ / QDR II + Xtreme / QDR IV.
    • Seleziona la memoria continua Intel® Optane™ DC.

Elaborazione digitale dei segnali (DSP)

Grazie ai dispositivi Intel® Stratix® 10, i progetti di elaborazione digitale dei segnali (DSP) possono raggiungere fino a 10 tera di operazioni in virgola mobile per secondo (TFLOPS) dello standard IEEE 754 per le operazioni in virgola mobile a singola precisione. Questo livello senza precedenti in termini di throughput computazione è reso possibile grazie a un operatore temprato in virgola mobile all'interno di ciascun blocco DSP. È stato inizialmente inserito nella famiglia dei dispositivi Intel® Arria® 10 e adesso è stato esteso per offrire un throughput decisamente maggiore negli FPGA e nei SoC Intel® Stratix® 10. Leggi il documento informativo sull' FPGA e SoC del dispositivo Intel® Stratix® 10.

Blocco DSP per dispositivo Intel® Stratix® 10

Blocco tensore IA

Utilizzando l'FPGA Intel® Stratix® 10 NX, i progetti di accelerazione dell'IA possono raggiungere fino a 143 INT8/blocco mobile punto 15 (blocco FP16) TOPS/TFLOPS a ~ 1 TOPS/W o 286 INT4/blocco mobile punto 12 (blocco FP12) TOPS/TFLOPS a ~ 2 TOPS/13. Questo throughput computazionale è reso possibile da un nuovo tipo di blocco di calcolo ottimizzato IA chiamato AI Tensor Block. L'architettura dell'IA Tensor Block contiene tre unità dot-product, ciascuna delle quali ha dieci moltiplicatori e dieci accumulatori, per un totale di 30 moltiplicatori e 30 accumulatori in ciascun blocco. L'artichettura dell'IA Tensor Block si adatta alle comuni moltiplicazioni matrice-matrice o vettore-matrice utilizzate in una ampia gamma di calcoli di IA, con funzionalità progettate per lavorare in modo efficiente per matrici sia di piccole che di grandi dimensioni.

Gli FPGA e i SoC Intel® Stratix® 10 garantiscono un'alta affidabilità e forniscono le funzionalità di mitigazione SEU.

  • Rilevamento avanzato dei SEU (ASD).
    • Elaborazione della sensibilità.
    • Tag della gerarchia
  • Iniezione del guasto.
    • Da utilizzare per definire e migliorare i tuoi progetti.

Strumenti di sviluppo SoC Intel® Stratix® 10

La suite di sviluppo integrata FPGA SoC Intel® (SoC EDS) con ARM* Development Studio* 5 (DS-5*) supporta SoC Intel® Stratix® 10, che fornisce un debug eterogeneo, profiling e una visualizzazione whole-chip. Il SoC EDS riunisce tutte le informazioni di debug del software dalla CPU e dai domini FPGA presentandole in modo organizzato all'interno dell'interfaccia utente standard DS-5. Il toolkit offre agli utenti un livello di visualizzazione e di controllo del debug senza precedenti in grado di offre sostanziali aumenti di produttività.

Per saperne di più, visita la pagina SoC Intel® Stratix® 10.

Informazioni su prodotti e prestazioni

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Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.it/benchmarks.

2

I test misurano le prestazioni dei componenti nell'ambito di un particolare test, in sistemi specifici. Qualsiasi differenza nell'hardware, nel software o nella configurazione potrebbe influire sulle prestazioni effettive. Consultare altre fondi di informazioni per valutare le prestazioni prima di un eventuale acquisto. Per informazioni più complete sulle prestazioni e i risultati dei benchmark, consultare www.intel.com/benchmarks.

3

In base a stime interne Intel.
I test misurano le prestazioni dei componenti nell'ambito di un particolare test, in sistemi specifici. Qualsiasi differenza nell'hardware, nel software o nella configurazione potrebbe influire sulle prestazioni effettive. Consultare altre fonti di informazioni per valutare le prestazioni prima di un eventuale acquisto. Per informazioni più complete sulle prestazioni e i risultati dei benchmark, consultare www.intel.it/benchmarks.
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