CPLD MAX® V
I CPLD MAX® V offrono un'architettura unica, non volatile, che offre bassa potenza e funzionalità on-chip, adatta alle applicazioni Intel Edge-Centric.
Vedi anche: Software di progettazione FPGA, Design Store, Download, Community, e Supporto
CPLD MAX® V
Caratteristiche e vantaggi
Ottimizzazione dei costi
Progettato utilizzando un ciclo di lunga vita, un processo di fab 0,18-µm a basso costo combinato alle ultime tecnologie di imballaggio a basso costo.
Basso consumo
Fino a 50% di potenza totale inferiore rispetto a CPLD competitiva di densità, generando meno calore e risparmio potenza batteria
Oscillatore interno
Gestire la sequenza di accensione e il monitoraggio di altri dispositivi sulla scheda.
Accensione e ripristino rapidi
Accensione e reset rapidi (500 µs o meno), ideali per la gestione dell'alimentazione, il sequenziamento dell'alimentazione e il monitoraggio di altri dispositivi sul PCB.
Programmabilità in tempo reale (ISP)
Permette di aggiornare una seconda immagine di configurazione mentre il CPLD è in funzione.
Funzionalità I/O
Gli I/O sono compatibili con l'hot-socket e supportano gli standard di interfaccia di uscita LVTTL, LVCMOS, PCITM e LVDS, insieme ad altre opzioni bus-friendly (ad esempio, abilitazione dell'uscita per pin, trigger Schmitt, controllo della velocità di rotazione e altri).
Pacchetti ecologici
Tutti i pacchetti sono disponibili in varianti conformi alla restrizione delle sostanze pericolose (RoHS), che soddisfano i requisiti "low-halogen" per il documento JEDEC JED 709 (draft). Alcuni pacchetti selezionati sono disponibili nelle varianti con piombo.
Loader Flash parallelo
Il blocco JTAG on-chip può configurare dispositivi esterni non conformi a JTAG, come i dispositivi di memoria flash discreta, utilizzando la megafunzione IP Parallel Flash Loader.
Architettura
Sfruttando l'architettura MAX® II di successo, i Dispositivi MAX® V combina le caratteristiche CPLD Leveraging non volatile con caratteristiche avanzate generalmente
Progettato per basso costo
CPLD MAX® V sono costruiti utilizzando un processo di fab a basso costo combinato con una selezione di pacchetti popolari e a basso costo Una disposizione dei pad I/O sfalsati e limitati da pad risulta in una piccola dimensione del die, così come un basso costo per pin I/O.
Architettura MAX® V
La rivoluzionaria architettura CPLD MAX® V (Figura 1) comprende un array di elementi logici (LE raggruppati in blocchi di array logici (LAB)), risorse di memoria (flash non volatile e RAM LE), segnali globali (clock o segnali di controllo) e una generosa quantità di I/O utente. L'interconnessione MultiTrack è progettata per massimizzare le prestazioni e minimizzare la potenza utilizzando la connessione diretta più efficiente dall'ingresso alla logica all'uscita. Trovate maggiori dettagli sull'architettura MAX® V nella scheda tecnica della famiglia di dispositivi MAX® V (PDF).
Progettato in concerto con Quartus Prime Software
Per semplificare il processo di ottimizzazione del progetto, l'architettura CPLD MAX® V e gli algoritmi di adattamento del software Quartus® Prime sono stati perfezionati di concerto per ottimizzare le prestazioni di tPD, tCO, tSU e fMAX con i pin bloccati. Man mano che la funzionalità del progetto cambia, il software Quartus Prime migliora la capacità di soddisfare o superare i requisiti di prestazione utilizzando le assegnazioni dei pin bloccate e un flusso di compilazione a pulsante.Copia negli appuntiCopia a destinazioneRicerca nel contesto del segmentoRicerca nella concordanza Tutti i CPLD MAX® V sono supportati dal software gratuito Quartus® Prime Lite Edition.
Flexibility di tensione I/O
L'architettura CPLD MAX® V supporta la funzionalità MultiVolt I/O, consentendo a diversi banchi di I/O di operare con diverse tensioni di I/O per collegarsi senza problemi ad altri dispositivi. Dispositivo di core alimentato da una singola fornitura esterna da 1,8 V (VCCINT), fornendo una funzionalità CPLD con una bassa potenza di bassa dinamica e stand-by.
I Prodotti di densità più piccole hanno due banche I/O, mentre i Prodotti di densità maggiore hanno una banca I/O. Ogni banca può essere fornito con una tensione di riferimento VCCIO indipendente.
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