IP rigido H-Tile FPGA Intel® Stratix® 10 per core IP FPGA Intel®

L'IP rigido H-Tile FPGA Intel® Stratix® 10 per il core di proprietà intellettuale (IP) FPGA Intel® Ethernet offre accesso a questo IP rigido a velocità di dati Ethernet di 100 gbps. Il core IP è incluso nella libreria IP FPGA Intel® ed è disponibile dal catalogo IP del software Intel® Quartus® Prime Pro Edition. Il core IP è disponibile con un canale Ethernet 100GBASE-R4. Per la velocità di dati Ethernet, è possibile scegliere un controllo di accesso multimediale (MAC) + la variazione di substrato di codifica fisica (PCS) o una variazione solo PCS.

Il canale Ethernet 100GBASE-R4 si mappa su quattro collegamenti a 25,78125 Gbps. I ricetrasmettitori seriali FPGA sono conformi alle specifiche CAUI-4 dello standard Ethernet ad alta velocità IEEE 802.3-2015. Il core IP configura i ricetrasmettitori per implementare le specifiche pertinenti per la variazione del tuo core IP. È possibile collegare le interfacce di ricetrasmettitore direttamente a un modulo ottico dipendente di media fisica (PMD) esterno o a un altro dispositivo.

Caratteristiche

Il core IP è progettato per lo standard di Ethernet ad alta velocità IEEE 802.3-2015 disponibile sul sito web IEEE (www.ieee.org). Il MAC offre elaborazione di frame di taglio per ottimizzare la latenza e supporta una velocità di linea completamente cablata con una durata di frame da 64 byte e traffico back-to-back o a lunghezza mista senza pacchetti scartati. Tutte le variazioni di IP rigido H-Tile FPGA Intel® Stratix® 10 per il core IP Ethernet sono in modalità full-duplex. Queste variazioni di core IP offrono le seguenti funzionalità:

PHY:

• Logica di IP rigido che si interfaccia fluidamente con i ricetrasmettitori seriali da 25,78125 Gbps con FPGA Intel® Stratix® 10.
• L'interfaccia esterna LAUI o CAUI-4 è costituita da due o quattro linee di ricetrasmettitori seriali con FPGA rigido che operano a 25,78125 Gbps.
• Supporta i link LAUI o CAUI-4 basati su codifica 64B/66B con marcatori di striping e allineamento di dati per allineare i dati da più linee.
• Supporta l'autonegoziazione (AN) come definito nella Clausola 73 dello Standard IEEE 802.3-2915.
• Formazione di collegamento di supporto (LT) come definito nelle Clausole 92 e 93 dello Standard IEEE 802.3-2915
• Tolleranza di variazione di disallineamento del ricevitore (RX) che supera i requisiti della clausola 80.5 dello standard di Ethernet ad alta velocità IEEE 802.3-2015.

Controllo della struttura di frame:

• Supporto per i pacchetti jumbo.
• Controllo di pass-through di controllo di ridondanza ciclica (CRC) di RX.
• Tollerabilità di skew di linea di PCS di RX da 1000 bit per i collegamenti da 100G, che supera i requisiti della clausola 82.2.12 di standard Ethernet ad alta velocità IEEE 800.3-2015.
• Generazione e inserimento di CRC di ricetrasmettitore (TX) per ricetrasmettitore (TX) per pacchetto facolativi.
• Opzioni di pass-through di preambolo RX e TX per applicazioni che richiedono il trasferimento di informazioni di gestione utente proprietario.
• Inserimento di indirizzo fonte di MAC TX opzionale.
• Padding di frame automatico TX per soddisfare la durata di frame Ethernet minima da 64 byte sul collegamento Ethernet. Disabilitazione per pacchetto opzionale di questa funzionalità.
• La funzionalità di inserimento di errore di TX supporta l'invalidazione del client di input in-progress per l'interfaccia di client di TX.
• Opzioni di contatore di inattività di deficit (DIC) facoltativo per mantenere una media minima di gap interpacchetto da 8 byte, 10 byte o 12 byte (IPG) finemente controllata o consentire all'utente di guidare l'IPG dall'interfaccia client.

Monitoraggio e statistiche di frame:

• Report di errore e controllo CRC RX.
  
• Controllo di delimitatore di frame di avvio (SFD) rigido di RX opzionale per le specifiche IEEE.
• Controllo di preambolo rigido di RX opzionale per le specifiche IEEE.
• Controllo di pacchetti malformati RX per le specifiche IEEE.
• Indicazione di tipo di frame di controllo ricevuti.
• Contatori di statistica.
• Funzionalità istantanea per l'acquisizione con tempistiche precise di valori di contatore di statistiche.
• Segnalamento di errore opzionale: rileva e riporta un errore locale e genera un guasto remoto con supporto per un errore di collegamento unidirezionale come definito nella clausola 66 dello standard Ethernet 802.3-2015 ad alta velocità IEEE 802.3-2015.

Flex E:

• Velocità di bit costante da 100GE opzionale (CBR) codificatore/decodificatore PCS66 di TX e RX opzionale.

Controllo di flusso:

• Funzionamento di controllo del flusso Ethernet della Clausola 31 dello standard Ethernet IEEE 802.3.8015 facoltativo utilizzando i registri di pausa o l'interfaccia di pausa.
  
• Controllo di flusso basato su priorità opzionale che soddisfa lo standard IEEE 802.1Q-201 - Emendamento 17: controllo di flusso basato su priorità.
• Controllo di filtrazione di frame di pausa.
• Il software può passare dinamicamente al flusso di dati di MAC di TX locale per supportare la scorciatoia di flusso di input selettiva.

Rete di trasporto ottico:

• Frequenza di bit costante 25/50GE (CBR) facoltativa con codifica e decodifica di PCS di TX e RX da 66 bit disabilitate.
  
• CBR 25/50GE facoltativa con funzionalità di MAC e PCS da 66 bit completa.

Interfaccia di sistema utente:

• Interfaccia di gestione mappata su memoria Avalon® (Avalon-MM) per accedere al controllo e ai registri di stato di core IP.
  
• L'interfaccia di dati Avalon-ST collega MAC alla logica di client con l'avvio di frame nel byte più significativo (MSB) in MAC con variazioni di PCS. L'interfaccia per le variazioni da 100GBASE-R4 ha 512 bit, per garantire la frequenza di dati nonostante l'allineamento di SOP dell'interfaccia client di RX e l'opzione di pass-through di preambolo di RX e TX.
• L'interfaccia di percorso di dati di MII collega il PCS alla logica di client nelle variazioni di solo PCS. L'interfaccia per le variazioni di 100GBASE-R4 ha 256 bit.
• Controllo di reset hardware e software
• Supporta l'Ethernet sincronico (Sync-E) fornendo un segnale di output di uscita di recupero di dati di clock (CDR) al fabric di dispositivo.

Debug e testabilità:

• Loopback PMA seriale (TX a RX) facoltativo per il ricetrasmettitore seriale per i test di autodiagnostica.
  
• Loopback parallelo (TX a RX) facoltativo al MAC o al PCS per i test di auto-diagnostica.
• Contatori di errore di parità interleaved di bit per monitorare gli errori di bit per le linee PCS.
• Contatori di blocco di errore di PCS di RX per monitorare gli errori durante e tra i frame.
• Contatori di pacchetti malformati ed eliminati.
• Rilevamento del tasso di errore di bit (BER) alto per monitorare i tassi di errore di bit in tutte le linee PCS.
• Generazione e controllo di modelli di test di inattività criptati facoltativa.
• Funzionalità istantanea per l'acquisizione con tempistiche precise di valori di contatore di statistiche.
• La funzionalità di inserimento di errore TX supporta il test e il debug.
• Accesso facoltativo a Intel® FPGA Debug Host Endpoint (ADME) per il debug o il monitoraggio di integrità del segnale PHY.