IP rigido PCIe* R-Tile

R-tile è un tile correlato FPGA che supporta le configurazioni PCIe* fino a 5.0 x16 in Endpoint (EP), Root Port (RP) e le modalità di bypass di pacchetto di strato di transazione (TLP). Le configurazioni PCIe 3.0, 4.0 e 5.0 sono supportate nativamente. R-tile supporta fino a 16 canali di SerDes tramite un'interfaccia PHY per PCIe (PIPE) 5.1.1 in modalità di architettura SerDes.

R-tile può servire da tile correlato per i dispositivi Intel® Agilex™ serie I.

Guida utente di PCIe per Intel® FPGA IP Avalon® streaming R-tile ›

Guida utente ed esempi di design di PCIe per Intel® FPGA IP Avalon® streaming R-tile ›

IP rigido PCIe* R-Tile

Standard e conformità alle specifiche

  • Specifica di base PCIe Rev. 5.0, 1.0
  • Specifiche Serdes PIPE (modalità Serdes). 5.1
  • L'IP rigido PCIe R-tile ha superato i test di conformità PCI-SIG nel workshop dell'aprile 2022. Fai riferimento all'elenco degli integratori PCI-SIG.

Caratteristiche

  • Include uno stack di protocollo completo tra cui gli strati di transazione, di link di dati e fisici implementati come IP rigido.
  • Supporto per la modalità PIPE
  • Supporta nativamente le configurazioni PCIe* 3.0/4.0/5.0 con le configurazioni 1.0/2.0 tramite il down-training del collegamento.
  • Supporta le modalità di Root Port (RP) e di Endpoint (EP).
  • Supporto per la modalità TL-Bypass per abilitare sia la funzionalità UP-port o di Down-port per lavorare con IP di switch PCI basato su fabric.
  • Supporta diverse modalità EP, RP multicollegamento in configurazioni di ampiezza inferiore x8, x4
  • Supporto di canale virtuale singolo
  • Supporta una dimensione massima di carico utile (MPS) di fino a 512 byte.
  • Supporta una dimensione di richiesta massima di lettura (MRRS) di fino a 4096 byte (4 KB).
  • Supporto per diverse modalità di clock: Common Reflect, Independent Refclks con e senza spettro di diffusione (SRIS, SRNS)
  • Report di errore avanzato PCIe*.
  • Supporta gli stati di alimentazione di PCIe D0 e D3.
  • Supporta la modalità di IP rigido autonoma che consente all'IP rigido PCIe di comunicare con l'host prima che la configurazione FPGA e l'entrata nella modalità utente siano complete.
  • Configurazione core FPGA tramite il collegamento PCIe (aggiornamento di CVP Init e CVP).

Funzionalità di multifunzione e virtualizzazione

  • Supporto SR-IOV (8 PF, 2K VF per ciascun Endpoint)
  • Supporto VirtIO tramite l'interfaccia di intercettazione di configurazione
  • Supporto di memoria virtuale condivisa (SVM) e I/O scalabile (futuro)
  • Servizio di controllo di accesso (ACS)
  • Interpretazione di ID di routing alternativa (ARI)
  • Reset del livello di funzione (FLR)
  • Supporto per il suggerimento di elaborazione TLP (TPH)
  • Supporto per i servizi di traduzione di indirizzo (ATS)
  • ID di spazio di indirizzo di processo (PasID)

Funzionalità di interfaccia utente

  • Interfaccia di streaming Avalon® (Avalon-ST)
  • Interfaccia di pacchetto utente con header separato, dati e prefisso.
  • Interfaccia di pacchetto utente segmentata quad con la possibilità di gestire fino a quattro TLP in qualsiasi ciclo determinato (solo core x16).
  • Supporto di tag esteso.
  • Supporto di Tag a 10 bit (massimo di 768 tag in sospeso (x16) / 512 tag in sospeso (x8/x4) in qualsiasi momento, per tutte le funzioni combinate).

Funzionalità di debug IP

  • Toolkit di debug che include le seguenti funzionalità:
  • Informazioni di stato di protocollo e di collegamento.
  • Funzionalità di debug di base e avanzate, tra cui l'accesso di registro PMA e la funzionalità di visualizzazione Eye.

Supporto del driver

  • Driver di dispositivo Linux

Stato IP

Stato dell'ordine

Nessun codice ordine richiesto
Visualizza tutto Mostra di meno

Risorse aggiuntive

Trova IP

Trovate il core IP Intel® FPGA adatto alle vostre esigenze.

Supporto tecnico

Per supporto tecnico con il core IP, occorre consultare le Risorse di supporto o rivolgersi all'Intel® Premier Support. È inoltre possibile cercare argomenti correlati sul Centro Conoscenze e nelle Community.

Valutazione e acquisto dell'IP

Modalità di valutazione e informazioni per l'acquisto per i core di proprietà intellettuale Intel® FPGA

Progettare con Intel® FPGA IP

Scoprite di più sulla progettazione con Intel® FPGA IP, una vasta selezione di core off-the-shelf ottimizzati per gli Intel® FPGA.

Suite di base IP

Licenze gratuite per core Intel® FPGA IP con licenza software Intel® Quartus® Prime Standard o Pro Edition.

I-Tested

Intel testa l'interoperabilità e assegna la certificazione I-Tested agli Intel® FPGA IP o ai core IP per membri Design Solutions Network.

IP per i partner Intel® FPGA

Sfogliate il catalogo dei core di proprietà intellettuale per i partner Intel® FPGA nell'Intel® Solutions Marketplace.

Esempi di progettazione

Scaricate esempi di progettazione e progetti di riferimento per i dispositivi Intel® FPGA.

Certificazioni IP

Intel s'impegna a fornire core di proprietà Intellettuale che funzionino agevolmente con i tool Intel® FPGA o le relative specifiche d'interfaccia.

Contattate l'ufficio vendite

Per design di prodotto Intel® FPGA ed eventuali esigenze di accelerazione, contattate i nostri rappresentanti di vendita.

Mostra di più Mostra di meno
Confronta i prodotti