IP rigido PCIe F-Tile

L'IP rigido Intel® F-Tile supporta PCIe* 4.0 di quarta generazione in modalità Endpoint, Root Port e Bypass TLP. Supporta anche le interfacce di streaming Avalon®. F-tile può servire da tile correlato per i dispositivi Intel® Agilex™.

F-Tile è il successore di P-Tile e supporta nativamente le configurazioni PCIe 3.0 e 4.0.

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IP rigido PCIe F-Tile

Standard e conformità alle specifiche

  • Revisione delle specifiche di base PCIe 4.0
  • Virtualizzazione I/O e root singolo e specifiche di condivisione rev. 1.1
  • Servizi di traslazione di indirizzo, revisione 1.1
  • Interfaccia PHY per le architetture PCIe, Versione 4.0
  • Dispositivo I/O virtuale (VIRTIO) Versione 1.0

Caratteristiche

  • Include uno stack di protocollo completo tra cui gli strati di transazione, di link di dati e fisici implementati come IP rigido.
  • Supporta nativamente le configurazioni PCIe* 4.0/3.0 con supporto per le configurazioni 1.0/2.0 tramite down-training di collegamento.
  • Supporta le modalità di Root Port (RP) e di Endpoint (EP).
  • Supporto per la modalità TL-Bypass per abilitare sia la funzionalità UP-port o di Down-port per lavorare con IP di switch PCI basato su fabric.
  • Supporta diverse modalità EP, RP multicollegamento in configurazioni di ampiezza inferiore x8, x4.
  • Supporta una dimensione massima di carico utile (MPS) di fino a 512 byte.
  • Supporta una dimensione di richiesta massima di lettura (MRRS) di fino a 4096 byte (4 KB).
  • Supporta un canale virtuale (VC) singolo.
  • Supporta i range di timeout di completamento attraverso l'interfaccia di timeout di completamento.
  • Operazioni atomiche (FetchAdd/Swap/CAS).
  • Supporto per diverse modalità di clock: Common Reflect, Independent Refclks con e senza spettro di diffusione (SRIS, SRNS).
  • Report di errore avanzato PCIe*
  • Generazione e controllo ECRC.
  • Protezione della parità di bus di dati.
  • Supporta gli stati di alimentazione di PCIe D0 e D3.
  • Marginazione di linea al ricevitore.
  • Rilevamento di presenza di Retimer.
  • Supporta la modalità di IP rigido autonoma che consente all'IP rigido PCIe di comunicare con l'host prima che la configurazione FPGA e l'entrata nella modalità utente siano complete.
  • Configurazione core FPGA tramite il collegamento PCIe (aggiornamento di CVP Init e CVP).

Funzionalità di multifunzione e virtualizzazione

  • Supporto SR-IOV (8 PF, 2K VF per ciascun Endpoint).
  • Supporto VirtIO tramite l'interfaccia di intercettazione di configurazione.
  • Supporto di memoria virtuale condivisa (SVM) e di I/O scalabile (futuro).
  • Servizio di controllo di accesso (ACS).
  • Interpretazione alternativa di routing-ID (ARI).
  • Reset del livello di funzione (FLR).
  • Supporto per il suggerimento di elaborazione TLP (TPH).
  • Supporto per i servizi di traduzione di indirizzo (ATS).
  • ID di spazio di indirizzo di processo (PasID).

Funzionalità di interfaccia utente

  • Interfaccia di streaming Avalon® (Avalon-ST)
  • Interfaccia di pacchetto utente con header separato, dati e prefisso.
  • Interfaccia di pacchetto utente dual segmentato con la possibilità di gestire fino a due TLP in qualunque ciclo determinato (solo core x16).
  • Supporto di tag esteso.
  • Supporto di Tag a 10 bit (massimo di 768 tag in sospeso (x16) / 512 tag in sospeso (x8/x4) in qualsiasi momento, per tutte le funzioni combinate).

IP complementari

Funzionalità di debug IP

  • Toolkit di debug che include le seguenti funzionalità:
  • Informazioni di stato di protocollo e di collegamento.
  • Funzionalità di debug di base e avanzate, tra cui l'accesso di registro PMA e la funzionalità di visualizzazione Eye.

Supporto del driver

  • Driver di dispositivo Linux.

Stato IP

Stato dell'ordine

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Risorse aggiuntive

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