IP di DMA di PCIe* multicanale e AVMM Bridge IP
Il DMA multicanale per IP PCIe consente di trasferire i dati in modo efficiente tra l'host e il dispositivo. Il DMA multicanale per IP PCIe supporta diversi canali DMA tra l'host e il dispositivo per il collegamento sottostante PCIe*.
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IP di DMA di PCIe* multicanale e AVMM Bridge IP
Un canale DMA è costituito dalla coppia di coda Host to Device (H2D) Device to Host (D2H). Come mostrato nella figura, il DMA di multicanale per IP PCIe può essere utilizzato nell'infrastruttura hardware di un server per consentire la comunicazione tra vari clienti basati su macchine virtuali (VM) e le loro controparti basate su dispositivo FPGA. Il DMA multicanale per IP PCIe opera su file basate su descrittori impostate da software di driver per trasferire dati tra l'FPGA locale e l'host. DMA di multicanale per la logica di controllo IP PCIe legge i descrittori di coda e li esegue. Le file separate vengono utilizzate per le operazioni D2H e H2D per ciascun canale. Il DMA di multicanale per IP PCIe integra l'IP rigido Intel® PCIe e le interfacce con il Root Complex host tramite il collegamento PCIe. In relazione alla logica utente, le interfacce mappate su memoria Avalon® e di streaming Avalon dell'IP consentono una facile integrazione di IP MCDMA con altri componenti dei progettatori di piattaforma.
L'IP DMA multicanale include anche la funzionalità di ponte di AVMM (mappato su memoria Avalon® sia per le configurazioni do Endpoint e Rootport come mostrato nella figura. Gli utenti possono usufruire della funzionalità di bridge in modo autonomo o in associazione al modulo MCDMA.
Caratteristiche
- Opzione di selezionare l'interfaccia mappata sulla memoria Avalon® o l'interfaccia logica utente d'interfaccia streaming di Avalon®.
- Supporta fino a 2048 canali con supporto SR-IOV (8 PF/2K VF).
- Architettura integrata per evitare il blocco della testa della linea su qualsiasi canale.
- Notifica di completamento per descrittore con Writeback o MSI.
- Supporto per valore di dimensione di carico di massimo di 512 byte.
- Supporto per il riordine di completamento.
Metriche di qualità IP
Livello base |
|
|---|---|
L'IP dell'anno è stato lanciato per primo |
2020 |
Stato |
Produzione |
Consegnabili |
|
I materiali consegnabili ai clienti includono: Il file di progettazione (codice fonte crittografato o netlist post-sintesi) Limiti di tempo e/o layout Documentazione con controllo della revisione |
Sì per tutti |
Qualsiasi materiale aggiuntivo consegnabile al cliente fornito con IP |
Design di prova ed esempio |
GUI di parametrizzazione che consente all'utente finale di configurare l'IP |
Y |
Il core IP è abilitato per il supporto della modalità di valutazione IP FPGA Intel |
Y |
Linguaggio fonte |
Verilog |
Linguaggio di prova |
Verilog |
Driver di software forniti |
Y |
Supporto del sistema operativo del driver |
Linux* |
Implementazione |
|
Interfaccia utente |
Interfaccia di streaming Avalon, memoria Avalon mappata |
Metadati IP-XACT |
Y |
Verifica |
|
Supportato dai simulatori |
VCS |
Hardware approvato |
Kit di sviluppo Intel® Stratix® 10, kit di sviluppo P-tile Intel® Agilex™ |
Test di conformità standard del settore eseguito |
N/D |
Se sì, quali test? |
N/D |
Se sì, su quali dispositivi FPGA Intel? |
N/D |
Se sì, data di esecuzione |
N/D |
Se no, è in programma? |
N/D |
Interoperabilità |
|
L'IP ha eseguito un test di interoperabilità |
N/D |
Se sì, su quali dispositivi FPGA Intel |
N/D |
Report di interoperabilità disponibili |
N/D |
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