IP rigido E-Tile Intel® Agilex™ e FPGA Intel® Stratix® 10
Intel® Agilex™ and Intel® Stratix® 10 FPGA E-Tile include uno stack di protocollo Ethernet configurabile e sicuro compatibile con lo standard Ethernet ad alta velocità IEEE 802.3 e le specifiche Ethernet da 25G e 50G, bozza 1.6 del consorzio Ethernet 25G. Il core di proprietà intellettuale (IP) offre accesso a questo IP rigido a una velocità di dati da 10 Gbps, 25 Gbps e 100 Gbps.
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IP rigido E-Tile Intel® Agilex™ e FPGA Intel® Stratix® 10
Stack di protocollo Ethernet rigido
Il core IP è disponibile in diverse varianti, ciascuna fornendo una combinazione diversa di canali e funzionalità Ethernet.
- Da uno to quattro canali da 10GbE/25GbE con la correzione di errore futuro Reed-Solomon (RS-FEC).
- Canale da 100G con RS-FEC facoltativo o per la modalità CAUI-4 o CAUI-2.
- Configurazione dinamica da uno a quattro canali da 10GbE/25GbE o un canale da 100GbE.
Tutte le variazioni offrono un protocollo temporale di precisione (PTP) IEEE 1588v2 opzionale. L'utente può scegliere un controllo di accesso multimediale (MAC) e una variazione di substrato codifica fisica (PCS), una variazione solo di PCS, una variazione di Ethernet flessibile (FlexE) o una rete di trasporto ottica (OTN).
Protocolli Ethernet
IP Ethernet |
Protocollo |
Numero di linee e frequenza di linea |
---|---|---|
100 GbE |
100GBASE-KR4 100GBASE-CR4 CAUI-4 CAUI-2 |
Non-return-to-zero (NRZ) 4x25.78125 Gbps per il backplane in rame NRZ 4x25.78125 Gbps per cavo di rame ad attacco diretto NRZ di 4x25.78125 Gbps per i collegamenti a bassa perdita: chip-to-chip o chip-to-module PAM4 2x53.1 Gbps per i collegamenti a bassa perdita: chip-to-chip, chip-to-module e convertitore da digitale ad analogico (DAC) |
25GbE |
25GBASE-KR 25GBASE-CR 25GBASE-R AUI Collegamento al consorzio 25GBASE-R |
Gbps per backplane Gbps per cavo di rame ad attacco diretto Gbps per connessioni a bassa perdita con i moduli PHY esterni Gbps basato su specifiche del consorzio 25G/50G |
10GbE |
10GBASE-KR 10GBASE-CR |
10,3125 Gbps per backplane Linee da 10.3125 Gbps per cavo di rame ad attacco diretto |
Caratteristiche
Il core IP è progettato per lo standard Ethernet ad alta velocità IEEE 802.3-2015, disponibile sul sito web IEEE (www.ieee.org) e sulla specifiche Ethernet da 25G, 50G, bozza 1.6, del Consorzio Ethernet da 25 Gigabit. Il MAC offre elaborazione di frame di taglio per ottimizzare la latenza e supporta una velocità di linea completamente cablata con una durata di frame da 64 byte e traffico back-to-back o a lunghezza mista senza pacchetti scartati. Tutte le variazioni di core IP sono in modalità full-duplex. Le funzionalità IP sono elencate di seguito:
PHY:
- Interfaccia esterna CAUI composta da quattro linee FPGA di ricetrasmettitori seriali rigidi che operano a 25.78125 Gbps.
- Interfaccia esterna CAUI-2 con due linee di ricetrasmettitori che operano a 53,125 Gbps con codifica PAM4.
- Interfaccia esterna CAUI da 25G con una linea di ricetrasmettitore che opera a 25,78125 Gbps.
- Interfaccia esterna CAUI da 10G con una linea di ricetrasmettitore che opera a 10,3125 Gbps.
- Supporta i collegamenti CAUI-4 basati sulla codifica 64B/66B con marcatori di striping dei dati e allineamento per allineare i dati da più linee.
- RS-FEC (528,514) o RS-FEC (544,514) di correzione di errore futuro Reed-Solomon facoltativo.
- Supporta le variazioni di 10G, 25G e 100G.
- Auto-negoziazione (AN) come definito nella Clausola 73 dello Standard IEEE 802.3-2915 e la Bozza 1.6 di programmazione di consorzio Ethernet 25G.
- Training di collegamento (LT) come definito nelle Clausole 92 e 93 dello standard IEEE 802.3-2915 e nella Bozza 1.6 di programmazione del Consorzio Ethernet 25G.
- Opzioni di contatore di inattività di deficit (DIC) facoltativo per mantenere una media minima di gap interpacchetto da 8 byte, 10 byte o 12 byte (IPG) finemente controllata o consentire all'utente di guidare l'IPG dall'interfaccia client.
- Tolleranza di variazione di disallineamento del ricevitore (RX) che supera i requisiti della Clausola 80.5 dello standard di Ethernet ad alta velocità IEEE 802.3-2015.
Controllo della struttura di frame:
- Supporto per i pacchetti jumbo.
- Controllo di pass-through di controllo di ridondanza ciclica (CRC) di RX.
- Tollerabilità di skew di linea di PCS di RX da 1000 bit per i collegamenti a 100G, che soddisfa i requisiti della Clausola 82.2.12 dello standard Ethernet ad alta velocità IEEE 802.3-2015
- Generazione e inserimento di CRC di ricetrasmettitore (TX) per ricetrasmettitore (TX) per pacchetto facolativi.
- Opzioni di pass-through di preambolo RX e TX per applicazioni che richiedono il trasferimento di informazioni di gestione utente proprietario.
- Inserimento di indirizzo fonte di MAC TX opzionale.
- Padding di frame automatico TX per soddisfare la durata di frame Ethernet minima da 64 byte sul collegamento Ethernet. Disabilitazione per pacchetto opzionale di questa funzionalità.
- La funzionalità di inserimento di errore di TX supporta l'invalidazione del client di input in-progress per l'interfaccia di client di TX.
Monitoraggio e statistiche di frame:
- Report di errore e controllo CRC RX.
- Controllo di delimitatore di frame di avvio (SFD) rigido di RX facoltativo per le specifiche IEEE.
- Controllo di preambolo rigoroso di RX facoltativo per le specifiche IEEE.
- Controllo di pacchetti malformati di RX per le specifiche IEEE.
- Indicazione di tipo di frame di controllo ricevuti.
- Contatori di statistica.
- Funzionalità istantanea per l'acquisizione con tempistiche precise di valori di contatore di statistiche.
- Segnalamento di errore opzionale: rileva e riporta un errore locale e genera un guasto remoto con supporto per un errore di collegamento unidirezionale definito nella Clausola 66 dello standard Ethernet ad alta velocità IEEE 802.3-2015.
Controllo di flusso:
- Funzionamento di controllo del flusso Ethernet della Clausola 31 dello standard Ethernet IEEE 802.3.8015 facoltativo utilizzando i registri di pausa o l'interfaccia di pausa.
- Controllo di flusso basato su priorità facoltativo che soddisfa lo standard IEEE 802.1Q-2014 - Emendamento 17: controllo di flusso basato su priorità.
- Controllo di filtrazione di frame di pausa.
- Il software può passare direttamente al flusso di dati di MAC di TX locale per ridurre selettivamente il flusso di input.
Protocollo temporale di precisione (PTP):
- Supporto opzionale per il PTP di standard IEEE 1588v2.
- Marcatura temporale di TX a un passaggio (1588v1 e 1588v2) e a due passaggi.
- Supporto per gli header di PTP in una varietà di formati di frame tra cui tra cui l'incapsulazione Ethernet, UDP in IPv4 e UDP in IPv6.
- Supporto per i calcoli di byte di estensione e di zero di somma di controllo.
- Supporto per le operazioni di campo di correzione.
- Latenza extra programmabile e asimmetrica.
OTN:
- Frequenza di bit costante 25/50GbE (CBR) facoltativa con codifica e decodifica di PCS di TX e RX disabilitati a 66 bit.
- CBR 25/50GbE facoltativa con funzionalità di MAC e PCS da 66 bit completa.
Interfaccia di sistema utente:
- Interfaccia di gestione mappata su memoria Avalon® (Avalon-MM) per accedere al controllo e ai registri di stato di core IP.
- L'interfaccia di dati Avalon-ST collega MAC alla logica di client con l'avvio di frame nel byte più significativo (MSB) in MAC con variazioni di PCS. L'interfaccia per il canale 100G ha 512 bit; i canali da 10/25G utilizzano 64 bit quando è abilitato il livello di MAC.
- L'interfaccia di percorso di dati di MII collega il PCS alla logica di client nelle variazioni di solo PCS. L'interfaccia per le varianti da 100G ha 256 bit di dati e 32 bit di controllo; l'interfaccia per le varianti di 10G/25G ha 64 bit di dati e 8 bit di controllo.
- Controllo di reset hardware e software
- Supporta l'Ethernet sincronico (SyncE) fornendo un segnale di output di uscita di recupero di dati di clock (CDR) al fabric di dispositivo.
Riconfigurazione dinamica:
- Supporta la riconfigurazione dinamica tra le diverse velocità di Ethernet.
- Esempi di progettazione disponibili per la facilità di implementazione.
Debug e testabilità:
- Loopback PMA seriale (TX a RX) facoltativo per il ricetrasmettitore seriale per i test di autodiagnostica.
- Loopback parallelo (TX a RX) facoltativo al MAC o al PCS per i test di auto-diagnostica.
- Contatori di errore di parità interleaved di bit per monitorare gli errori di bit per le linee PCS.
- Contatori di blocco di errore di PCS di RX per monitorare gli errori durante e tra i frame.
- Contatori di pacchetti malformati ed eliminati.
- Rilevamento della frequenza di errore a bit alti (BER) per monitorare le BER in tutte le linee PCS.
- Generazione e controllo di modelli di test di inattività criptati opzionale
- Funzionalità istantanea per l'acquisizione con tempistiche precise di valori di contatore di statistiche.
- Funzionalità di inserimento di errore TX per supportare i test e il debug.
Stato IP
Stato dell'ordine |
Produzione |
Codici di ordinazione |
|
IP rigido H-Tile FPGA Intel® Stratix® 10 per core IP FPGA Intel® |
IP-ETH-ETILEHIP IP-ETH-ETILEKRCR - Per attivare KR/CR (AN/LT) per IP rigido Ethernet E-Tile (10GE/25GE/100GE) |
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