IP FPGA Intel® PHY Ethernet da 1G/10Gb
Il core di proprietà intellettuale FPGA Intel® di PHY Ethernet 1G/10G Ethernet (IP) supporta la funzionalità sia del substrato di codifica fisica standard (PCS) che il PCS 10G a velocità più elevata di dati con un collegamento medio fisico appropriato (PMA). Il PCS standard implementa il protocollo 1GbE come definito nella clausola 36 dello standard IEEE 802.3 2005 e supporta l'auto-negoziazione come definita nella clausola 37 dello standard IEEE 802.3 2005. Il PCS 10G implementa il protocollo Ethernet 10G come definito nello standard IEEE 802.3 2005.
Leggi la guida dell'utente del ricetrasmettitore PHY IP core della serie V
Leggi la guida dell'utente del ricetrasmettitore PHY Intel® Arria® 10
IP FPGA Intel® PHY Ethernet da 1G/10Gb
L'utente può passare dinamicamente tra il PCS 1G e 10G utilizzando il core IP di controller di riconfigurazione di ricetrasmettitore FPGA Intel® per riprogrammare il core. Questo core IP mira alle applicazioni da 1G/10GbE, tra cui le interfacce di rete ai moduli collegabili SFP+ a doppia velocità da 1G/10GbE, i dispositivi PHY esterni di rame 10GBASE-T per guidare i doppini rinforzati CAT 6/7 e le interfacce di chip-to-chip.
Caratteristiche
- SGMII integrato/1000BASE-X/10GBASE-R (10M-10Gb) Ethernet PCS e PMA.
- Interfaccia interna diretta con MAC Intel® FPGA 1G/10GbE (10M-10GbE) per una soluzione completa a chip singolo.
- Velocità di dati 1G/10Gb selezionabili dall'utente durante l'esecuzione o rilevamento automatico della velocità (rilevamento parallelo) tra 1Gb e 10Gb e riconfigurazione tramite PHY IP, o selezione della velocità di dati tra 10/100/1000Mb con funzione di auto-negoziazione Ethernet.
- Sono disponibili le opzioni 10Gb, 1G/10GbE e 10M-10GbE (SGMII/1G/10GbE).
- Opzione IEEE 1588 v2.
- Opzione Ethernet sincrono (Sync-E).
- Il segnale di uscita del clock recuperato del ricetrasmettitore seriale e il recupero dei dati (CDR) sono esposti al tessuto FPGA per il routing a un PLL (phase-locked loop) corretto dal jitter Sync-E.
- Input di clock di riferimento PLL del ricetrasmettitore seriale con trasmettitore (TX) e ricevitore (RX) separati per consentire al PLL di correzione del jitter esterno opzionale Sync-E di alimentare il clock corretto verso l'input di clock di riferimento PLL del TX.
- Rilevamento dello stato di errore del collegamento del ricevitore
- Loopback seriale locale dal trasmettitore al ricevitore nel ricetrasmettitore seriale per l'autotest.
- Interfacce di sistema interne ad alte prestazioni.
- Interfacce GMII e XGMII single data rate (SDR) a 1G/10GbE (10M-10GbE) MAC, 8 bit a 125 MHz e 72 bit a 156,25 MHz rispettivamente per il trasferimento dati.
- Interfaccia mappata su memoria Avalon® (Avalon-MM) Intel® FPGA a 32 bit per la gestione degli slave.
Stato IP
Stato |
Produzione |
Codici di ordinazione |
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IP FPGA Intel® PHY Ethernet da 1G/10Gb |
IP-10GBASEKRPHY |
Core IP PHY ricetrasmettitore serie V |
IP-10GMRPHY |
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Documentazione
- Soluzione completa 1G/10GbE e 10M-10GbE PHY disponibile per avviare rapidamente la progettazione.
- Livello di trasferimento del registro (RTL) e simulazione funzionale post-adattamento per i simulatori Verilog HDL e VHDL supportati da Intel® FPGA.
- Test di verifica ed esempio di progettazione di MAC da 1G/10GbE e 10M-10GbE e PHY da 1G/10GbE e 10M-10GbE
- Configurazione e generazione tramite editor di parametri basato su GUI.
- Le figure di utilizzo delle prestazioni e delle risorse attese tipiche per questo core IP sono fornite nella guida utente del core IP PHY di ricetrasmettitore Serie V.
- Note di rilascio di Intel® FPGA IP ›
Schede di sviluppo
Assistenza dispositivi
- Le configurazioni da 10M a 1G sono supportate su tutte le famiglie di FPGA con ricetrasmettitori.
- Le configurazioni da 1G/10G sono supportate su:
- FPGA Intel® Arria® 10 ›
- FPGA Stratix® V ›
- FPGA Arria® V ›
- FPGA Stratix® IV ›
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