Turbo Intel® FPGA IP

Il core Turbo Intel FPGA IP è un codice CODEC di correzione degli errori che supporta gli standard UMTS e LTE. Il core IP Turbo può essere parametrizzato come encoder o decoder.

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Turbo Intel® FPGA IP

Caratteristiche

  • Confrome a LTE da 3GPP
  • Conforme a UMTS da 3GPP con supporto per blocchi di dimensioni da 40 a 5.114
  • Modelli C/MATLAB accurati a livello di bit per la simulazione delle prestazioni o la generazione di vettori di test RTL
Tipo Caratteristiche

Decoder
  • Cancellazione successiva dell'interfaccia (SIC) per il miglioramento della codifica del canale LTE-A su LTE.
  • Parametri di runtime per la dimensione dell'interlacciatore e il numero di iterazioni.
  • Terminazione anticipata con controllo di ridondanza ciclica (CRC).
  • Compila i parametri temporali per il numero di motori paralleli, la scelta dell'algoritmo di decodifica, la precisione dell'input e la dimensione dell'output.
  • Doppio buffering per applicazioni in tempo reale a latenza ridotta, che consente al decoder di ricevere dati durante l'elaborazione del blocco di dati precedente.
  • Nessuna memoria esterna richiesta.

Encoder
  • Conforme a 3GPP LTE e LTE-A.
  • Conforme a UMTS 3GPP con supporto per blocchi di dimensioni da 40 a 5.114.
  • Dimensioni del blocco interlacciatore selezionabili durante l'esecuzione.
  • Frequenza del codice solo 1/3.
  • Utilizza la corrispondenza del tasso esterno per altri tassi del codice.
  • Il doppio buffering consente all'encoder di ricevere dati durante l'elaborazione del blocco di dati precedente.
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