FPGA Arria® V e FPGA SoC

FPGA Arria® V offre la massima larghezza di banda e la maggiore potenza totale di bassa potenza per le applicazioni mediate, come unità radio da 10G/40G linea e apparecchiature di studio di trasmissione. sonocinque varianti, tra cui SoC variante con un processore rigido ARM* ARex*-A9 dual-core (HPS) per soddisfare al meglio le vostre esigenze di prestazioni, potenza ed integrazione.

Vedi anche: Software di progettazione FPGA, Design Store, Download, Community, e Supporto

FPGA Arria® V e FPGA SoC

Variazioni della famiglia

Caratteristica	FPGA Arria® V GZ	FPGA Arria® V GT	FPGA Arria® V GX	SoC Arria® V ST	SoC Arria® V SX
ALM (K)	170	190	190	174	174
DSP a precisione variabile	1.139	1.156	1.156	1.068	1.068
Blocchi M20K	1.700	-	-	-	-
Blocchi M10K	-	2.414	2.414	2.282	2.282
Velocità dell'interfaccia di memoria DDR3	800 MHz	667 MHz	667 MHz	667 MHz	667 MHz
Hard Memory Controller	-	4	4	4	4
Ricetrasmettitori (Gbps)	12,5 Gbps	10,3125	6,5536	10,3125	6,5536
*Blocco IP rigido PCI Express® (PCIe) Gen3/2/1**	1	-	-	-	-
*Blocco(i) IP rigidi PCIe Gen2/1**	-	2	2	2	2
Sicurezza di progettazione	x	x	x	x	x
Mitigazione dell'evento singolo (SEU)	x	x	x	x	x

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Architettura Arria® V

Ricetrasmettitori flessibili

Sia che tu abbia bisogno da 1 a 36 canali di ricetrasmettitori, gli FPGA Arria® V forniscono delle soluzioni di ricetrasmettitori per soddisfare i tuoi requisiti di prestazioni e di consumo energetico per offrirti esattamente ciò di cui hai bisogno. Clocking flessibile, integrità del segnale (SI) eccezionale, ricetrasmettitori a bassa potenza e la più alta quantità di ricetrasmettitori sono solo una piccola parte dei modi in cui gli FPGA Arria® V sono stati progettati per applicazioni a elevata larghezza di banda e sensibili alla potenza.

Ogni ricetrasmettitore FPGA Arria® V è composto dall'allegato multimediale fisico, dal substrato di codifica fisica e dai blocchi IP rigidi con una maggiore flessibilità di clock e più canali indipendenti. Ogni canale dispone di un PMA e PCS completi insieme a un PLL CDR analogico indipendente dedicato alla ricezione. Per facilitare i designer a raggiungere una velocità del ricetrasmettitore fino a 12,5 Gbps, guidare un backplane fino a 40" e implementare PCIe* Gen3, Arria® V GZ offre una serie di caratteristiche aggiuntive.

*Nota: Arria® V GX e GT non dispongono di Adaptive LinearEQ, EyeQ, PCIe* Gen3 e di alcuni IP rigidi di cui dispone Arria® V GZ.

Ottimizzato per un basso consumo energetico e un basso costo del sistema

Un canale singolo a 10,3125 Gbps consumerà meno di 165 mW di energia.
Un canale singolo a 12,5 Gbps consumerà meno di 200 mW di energia.

Caratteristiche	Arria® V GZ	Arria® V GT	Arria® V GX
Numero massimo di ricetrasmettitori	36	36	36
Ricetrasmettitori backplane da 12,5 Gbps	x	-	-
Ricetrasmettitori da 10,3125 Gbps per applicazioni SFF-8431	x	x	-
Ricetrasmettitori per backplane da 6,375	x	x	x
Equalizzazione lineare a tempo continuo - Equalizzazione lineare a 4 stadi del ricevitore	x	-	-
Equalizzazione del feedback decisionale - Equalizzatore digitale a 5 tocchi del ricevitore	x	-	-
Equalizzazione adattiva - Equalizzazione a regolazione automatica	x	-	-
Equalizzatore lineare	-	x	x
Equalizzazione di trasmissione pre-enfasi (4 tocchi)	x	-	-
Equalizzazione di trasmissione pre-enfasi (3 tocchi)	-	x	x
PLL di trasmissione con oscillatore ad anello	x	x	x
PLL con oscillatore LC	x	-	-
Strumentazione on-die (monitoraggio dei dati EyeQ)	x	-	-

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Blocco DSP a precisione variabile

Per soddisfare le richieste di elaborazione del segnale di maggiore precisione, siamo stati i primi a sviluppare il blocco di elaborazione del segnale digitale (DSP) a precisione variabile. Questo blocco integrato, parte del portafoglio DSP a 28 nm degli FPGA Stratix® V, Arria® V e Cyclone® V, permette ad ogni blocco di essere configurato in fase di compilazione in una modalità a 18 bit o in una modalità ad alta precisione.

Con il blocco DSP a precisione variabile, gli FPGA Arria® V e Cyclone® V supportano, blocco per blocco, varie precisioni che vanno da 9 bit x 9 bit fino alla virgola mobile in singola precisione (moltiplicazione mantissa) all'interno di un singolo blocco DSP. Questo ti libera dalle restrizioni dell'architettura FPGA, permettendoti di utilizzare la precisione ottimale in ogni fase del datapath del DSP. Potrai anche beneficiare di un aumento delle prestazioni del Sistema, di un minor consumo energetico e di vincoli di architettura ridotti.

Il blocco DSP a precisione variabile negli FPGA Arria® V e Cyclone® V è ottimizzato per fornire i seguenti miglioramenti:

108 input, 74 uscite.
Modalità di moltiplicazione 18x19, che permette al pre-adder di utilizzare due ingressi a 18 bit.
Secondo di di di accumulo opzionale (di feedback per un filtro seriale.
Dual doppio di moltiplicazione 18x19.
Nessuna restrizione sull'uso di un hard pre-adder e di coefficienti esterni nella modalità a 18 bit.

Intervallo di precisione del moltiplicatore FPGA Arria® V e Cyclone® V in modalità a blocco singolo e multiplo

Moltiplicatori FPGA Arria® V e Cyclone® V in modalità a blocco singolo

Numero di moltiplicatori	Precisione del moltiplicatore
Tre moltiplicatori indipendenti	9x9
Due moltiplicatori in modalità somma	18x19
Due moltiplicatori indipendenti	18x19
Un moltiplicatore asimmetrico indipendente	18x36 (richiede una logica aggiuntiva al di fuori del blocco DSP)
Un moltiplicatore ad alta precisione indipendente	27x27

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Moltiplicatori FPGA Arria® V e Cyclone® V in modalità a blocco multiplo

Tipo di moltiplicatori	Numero di blocchi richiesto
Un moltiplicatore 36x36 indipendente	2 (richiede una logica aggiuntiva al di fuori del blocco DSP
Un moltiplicatore 54x54 indipendente	4 (richiede una logica aggiuntiva al di fuori del blocco DSP)
Un moltiplicatore complesso 18x18	2
Un moltiplicatore complesso 18x25	4 (richiede una logica aggiuntiva al di fuori del blocco DSP)
Un moltiplicatore complesso 18x36	4 (richiede una logica aggiuntiva al di fuori del blocco DSP)
Un moltiplicatore complesso 27x27	4

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Bus a cascata

Tutte le modalità sono dotate di un accumulatore a 64 bit e ciascun blocco DSP a precisione variabile è dotato di un bus di cascata a 64 bit che consente l'implementazione di un'elaborazione del segnale di precisione ancora più elevata collegando più blocchi in cascata utilizzando un bus dedicato.

L'architettura DSP a precisione variabile mantiene la compatibilità con le versioni precedenti. Può supportare in modo efficiente le applicazioni DSP a 18 bit esistenti, come l'elaborazione video ad alta definizione, la conversione digitale verso l'alto o verso il basso e il filtraggio multi-rate.

Sistema con processore rigido FPGA SoC

Gli FPGA SoC Intel® integrano un sistema con processore rigido (HPS) basato su ARM* costituito dal processore, da periferiche e da interfacce di memoria con fabric FPGA, utilizzando una dorsale di interconnessione ad alta larghezza di banda. Gli FPGA SoC Arria® V riducono il consumo del sistema, il costo del sistema e le dimensioni della scheda, aumentando al contempo le prestazioni del sistema grazie all'integrazione di processori discreti, FPGA e funzioni di elaborazione del segnale digitale (DSP) in un singolo sistema su chip (SoC) basato su ARM* personalizzabile dall'utente. I SoC forniscono la migliore combinazione di brevetti per prestazioni e risparmio energetico, con la flessibilità della logica programmabile.

Caratteristiche HPS

Ogni core del processore include:
32 KB di cache istruzioni di livello 1, 32 KB di cache dati di livello 1
Unità in virgola mobile a singola e doppia precisione e motore multimediale NEONTM
Tecnologia di debug e monitoraggio CoreSightTM
512 kB di cache condivisa di livello 2 con supporto per Error Correction Code (ECC)
64 KB di RAM scratchpad con supporto per ECC
Controller SDRAM multiporta con supporto per DDR2, DDR3 e LPDDR2 e supporto per ECC opzionale
Controller Direct Memory Access (DMA) a 8 canali
Controller flash QSPI
Controller flash NAND con DMA
Controller SD/SDIO/MMC con DMA
2 Media Access Control (MAC) Ethernet 10/100/1000 con DMA
2 controller USB On-The-Go (OTG) con DMA
4 controller I2C
2 UART
2 periferiche master Serial Peripheral Interface (SPI), 2 periferiche slave SPI
Fino a 134 I/O generici (GPIO)
7 timer generici
4 timer generici

Dorsale di interconnessione da HPS a FPGA ad alta larghezza di banda

Nonostante l'HPS e gli FPGA possano operare indipendentemente, sono fortemente accoppiati tramite un'interconnessione di sistema ad alta larghezza di banda costruita da bridge bus ARM* AMBA* AXI ad alte prestazioni. I master di bus IP nel fabric FPGA hanno accesso ai bus slave HPS tramite l'interconnessione FPGA-HPS. Allo stesso modo, i master di bus HPS hanno accesso ai bus slave nella struttura dell'FPGA tramite il collegamento da HPS a FPGA. Entrambi i bridge sono compatibili con AMBA AXI-3 e supportano operazioni di lettura e scrittura simultanee. Un ulteriore bridge leggero a 32 bit da HPS a FPGA fornisce un'interfaccia a bassa latenza tra l'HPS e le periferiche nel fabric FPGA. Fino a sei master FPGA possono condividere il controller SDRAM HPS con il processore. Inoltre, il processore può essere utilizzato per configurare il fabric FPGA con il controllo del programma tramite una porta di configurazione dedicata a 32 bit.

Da HPS a FPGA: interfaccia AMBA AXI configurabile a 32, 64 o 128 bit ottimizzata per un'elevata larghezza di banda
Da FPGA a HPS: interfaccia AMBA AXI configurabile a 32, 64 o 128 bit ottimizzata per un'elevata larghezza di banda
Da HPS a FPGA leggero: interfaccia AMBA AXI a 32 bit ottimizzata per la bassa latenza
Controller SDRAM DA FPGA A HPS: interfacce multiporta configurabili con 6 porte di comando, 4 porte dati di lettura a 64 bit e 4 porte dati di scrittura a 64 bit
Configuration manager FPGA a 32 bit

La famiglia FPGA Arria® V da 28 nm offre il più basso consumo energetico e la più alta larghezza di banda FPGA per applicazioni di fascia media, come unità radio remote, schede di linea 10G/40G e mixer in studio. Una soluzione completa di cinque varianti di dispositivi permette ai designer di scegliere in modo ottimale una soluzione che soddisfi i loro requisiti di prezzo, prestazioni e potenza. Consulta le tabelle di seguito per una panoramica della famiglia FPGA Arria® V e SoC e delle scelte dei pacchetti.

Supporto di temperatura

Dispositivo	Package	Livello di velocità
Arria® V GZ	F780, F1152, F1517	C3, C4, I3L, I4
Arria® V SX/GX/ST/GT	F672, F896, F1152, F1517	C4, C5, C6, I3, I5

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Risorse aggiuntive

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